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參數(shù)資料
| 型號： | EPM7192SQI160-10N |
| 廠商： | Altera |
| 文件頁數(shù)： | 24/66頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC MAX 7000 CPLD 192 160-PQFP |
| 標準包裝： | 24 |
| 系列： | MAX® 7000 |
| 可編程類型： | 系統(tǒng)內可編程 |
| 最大延遲時間 tpd(1)： | 10.0ns |
| 電壓電源 - 內部： | 4.5 V ~ 5.5 V |
| 邏輯元件/邏輯塊數(shù)目： | 12 |
| 宏單元數(shù)： | 192 |
| 門數(shù)： | 3750 |
| 輸入/輸出數(shù)： | 124 |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 160-BQFP |
| 供應商設備封裝： | 160-PQFP（28x28） |
| 包裝： | 托盤 |
| 產品目錄頁面： | 604 (CN2011-ZH PDF) |
| 其它名稱： | 544-2344 |
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30
Altera Corporation
MAX 7000 Programmable Logic Device Family Data Sheet
Figure 13. Switching Waveforms
Combinatorial Mode
Input Pin
I/O Pin
PIA Delay
Shared Expander
Delay
Logic Array
Input
Parallel Expander
Delay
Logic Array
Output
Output Pin
tIN
tLAC , tLAD
tPIA
tOD
tPEXP
tIO
tSEXP
tCOMB
Global Clock Mode
Global
Clock Pin
Global Clock
at Register
Data or Enable
(Logic Array Output)
tF
tCH
tCL
tR
tIN
tGLOB
tSU
tH
Array Clock Mode
Input or I/O Pin
Clock into PIA
Clock into
Logic Array
Clock at
Register
Data from
Logic Array
Register to PIA
to Logic Array
Register Output
to Pin
tF
tR
tACH
tACL
tSU
tIN
tIO
tRD
tPIA
tCLR , tPRE
tH
tPIA
tIC
tPIA
tOD
tR & tF < 3 ns.
Inputs are driven at 3 V
for a logic high and 0 V
for a logic low. All timing
characteristics are
measured at 1.5 V.
相關PDF資料 |
PDF描述 |
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相關代理商/技術參數(shù) |
參數(shù)描述 |
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| EPM7256 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述: |
| EPM7256A | 制造商:ALTERA 制造商全稱:Altera Corporation 功能描述:Programmable Logic Device |
| EPM7256AE | 制造商:ALTERA 制造商全稱:Altera Corporation 功能描述:Programmable Logic Device |
| EPM7256AEFC100-10 | 功能描述:CPLD - 復雜可編程邏輯器件 CPLD - MAX 7000 256 Macro 84 IOs RoHS:否 制造商:Lattice 系列: 存儲類型:EEPROM 大電池數(shù)量:128 最大工作頻率:333 MHz 延遲時間:2.7 ns 可編程輸入/輸出端數(shù)量:64 工作電源電壓:3.3 V 最大工作溫度:+ 90 C 最小工作溫度:0 C 封裝 / 箱體:TQFP-100 |
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