參數(shù)資料
型號(hào)： EPM7256AETC100-5
廠商： Altera
文件頁(yè)數(shù)： 28/64頁(yè)
文件大?。?/td> 0K
描述： IC MAX 7000 CPLD 256 100-TQFP
標(biāo)準(zhǔn)包裝： 270
系列： MAX® 7000A
可編程類(lèi)型： 系統(tǒng)內(nèi)可編程
最大延遲時(shí)間 tpd(1)： 5.5ns
電壓電源 - 內(nèi)部： 3 V ~ 3.6 V
邏輯元件/邏輯塊數(shù)目： 16
宏單元數(shù)： 256
門(mén)數(shù)： 5000
輸入/輸出數(shù)： 84
工作溫度： 0°C ~ 70°C
安裝類(lèi)型： 表面貼裝
封裝/外殼： 100-TQFP
供應(yīng)商設(shè)備封裝： 100-TQFP（14x14）
包裝： 托盤(pán)
其它名稱(chēng)： 544-2058
EPM7256AETC100-5-ND
34
Altera Corporation
MAX 7000A Programmable Logic Device Data Sheet
Tables 17 through 30 show EPM7032AE, EPM7064AE, EPM7128AE,
EPM7256AE, EPM7512AE, EPM7128A, and EPM7256A timing
information.
Table 17. EPM7032AE External Timing Parameters
Symbol
Parameter
Conditions
Speed Grade
Unit
-4
-7
-10
Min
Max
Min
Max
Min
Max
tPD1
Input to non-registered
output
C1 = 35 pF (2)
4.5
7.5
10
ns
tPD2
I/O input to non-registered
output
C1 = 35 pF (2)
4.5
7.5
10
ns
tSU
Global clock setup time
2.9
4.7
6.3
ns
tH
Global clock hold time
0.0
ns
tFSU
Global clock setup time of
fast input
2.5
3.0
ns
tFH
Global clock hold time of
fast input
0.0
ns
tCO1
Global clock to output delay C1 = 35 pF
1.0
3.0
1.0
5.0
1.0
6.7
ns
tCH
Global clock high time
2.0
3.0
4.0
ns
tCL
Global clock low time
2.0
3.0
4.0
ns
tASU
Array clock setup time
1.6
2.5
3.6
ns
tAH
Array clock hold time
0.3
0.5
ns
tACO1
Array clock to output delay
C1 = 35 pF (2)
1.04.3
1.07.2
1.0
9.4
ns
tACH
Array clock high time
2.0
3.0
4.0
ns
tACL
Array clock low time
2.0
3.0
4.0
ns
tCPPW
Minimum pulse width for
clear and preset
2.0
3.0
4.0
ns
tCNT
Minimum global clock
period
4.4
7.2
9.7
ns
fCNT
Maximum internal global
clock frequency
227.3
138.9
103.1
MHz
tACNT
Minimum array clock period (2)
4.4
7.2
9.7
ns
fACNT
Maximum internal array
clock frequency
227.3
138.9
103.1
MHz
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PDF描述
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EPM7256AETC100-7N 功能描述:CPLD - 復(fù)雜可編程邏輯器件 CPLD - MAX 7000 256 Macro 84 IOs RoHS:否 制造商:Lattice 系列: 存儲(chǔ)類(lèi)型:EEPROM 大電池?cái)?shù)量:128 最大工作頻率:333 MHz 延遲時(shí)間:2.7 ns 可編程輸入/輸出端數(shù)量:64 工作電源電壓:3.3 V 最大工作溫度:+ 90 C 最小工作溫度:0 C 封裝 / 箱體:TQFP-100
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