參數(shù)資料
型號： EPM7512AEQI208-10
廠商： Altera
文件頁數(shù)： 31/64頁
文件大?。?/td> 0K
描述： IC MAX 7000 CPLD 512 208-PQFP
標準包裝： 72
系列： MAX® 7000A
可編程類型： 系統(tǒng)內(nèi)可編程
最大延遲時間 tpd(1)： 10.0ns
電壓電源 - 內(nèi)部： 3 V ~ 3.6 V
邏輯元件/邏輯塊數(shù)目： 32
宏單元數(shù)： 512
門數(shù)： 10000
輸入/輸出數(shù)： 176
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 208-BFQFP
供應商設備封裝： 208-PQFP（28x28）
包裝： 托盤
其它名稱： 544-2072
EPM7512AEQI208-10-ND
Altera Corporation
37
MAX 7000A Programmable Logic Device Data Sheet
Table 19. EPM7064AE External Timing Parameters
Symbol
Parameter
Conditions
Speed Grade
Unit
-4
-7
-10
Min
Max
Min
Max
Min
Max
tPD1
Input to non-
registered output
C1 = 35 pF
4.5
7.5
10.0
ns
tPD2
I/O input to non-
registered output
C1 = 35 pF
4.5
7.5
10.0
ns
tSU
Global clock setup
time
2.8
4.7
6.2
ns
tH
Global clock hold time (2)
0.0
ns
tFSU
Global clock setup
time of fast input
2.5
3.0
ns
tFH
Global clock hold time
of fast input
0.0
ns
tCO1
Global clock to output
delay
C1 = 35 pF
1.0
3.1
1.0
5.1
1.0
7.0
ns
tCH
Global clock high time
2.0
3.0
4.0
ns
tCL
Global clock low time
2.0
3.0
4.0
ns
tASU
Array clock setup time (2)
1.6
2.6
3.6
ns
tAH
Array clock hold time
0.3
0.4
0.6
ns
tACO1
Array clock to output
delay
C1 = 35 pF
1.0
4.3
1.0
7.2
1.0
9.6
ns
tACH
Array clock high time
2.0
3.0
4.0
ns
tACL
Array clock low time
2.0
3.0
4.0
ns
tCPPW
Minimum pulse width
for clear and preset
2.0
3.0
4.0
ns
tCNT
Minimum global clock
period
4.5
7.4
10.0
ns
fCNT
Maximum internal
global clock frequency
222.2
135.1
100.0
MHz
tACNT
Minimum array clock
period
4.5
7.4
10.0
ns
fACNT
Maximum internal
array clock frequency
222.2
135.1
100.0
MHz
相關PDF資料
PDF描述
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參數(shù)描述
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EPM7512AETC144-10N 功能描述:CPLD - 復雜可編程邏輯器件 CPLD - MAX 7000 512 Macro 36 IOs RoHS:否 制造商:Lattice 系列: 存儲類型:EEPROM 大電池數(shù)量:128 最大工作頻率:333 MHz 延遲時間:2.7 ns 可編程輸入/輸出端數(shù)量:64 工作電源電壓:3.3 V 最大工作溫度:+ 90 C 最小工作溫度:0 C 封裝 / 箱體:TQFP-100
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