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參數(shù)資料
| 型號： | HD6433048 |
| 廠商： | Hitachi,Ltd. |
| 英文描述： | Hitachi Single-Chip Microcomputer |
| 中文描述： | 日立單片機(jī) |
| 文件頁數(shù)： | 406/867頁 |
| 文件大?。?/td> | 2771K |
| 代理商： | HD6433048 |
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3
Table 10-11 (e) ITU Operating Modes (Channel 4)
Register Settings
TSNC
TMDR
TFCR
Reset-
Synchro-
nized PWM Buffering
o
CMD1 = 0
CMD1 = 0
TOCR
TOER
TIOR4
TCR4
Comple-
mentary
PWM
o
*
3
Output
Level
Select
—
—
—
Synchro-
nization
SYNC4 = 1 —
o
o
Master
Enable
o
*
1
o
o
Clear
Select
o
o
o
Clock
Select
o
o
o
Operating Mode
Synchronous preset
PWM mode
Output compare A
MDF
FDIR PWM
—
—
—
XTGD
—
—
—
IOA
o
—
IOA2 = 0
Other bits
unrestricted
o
IOB
o
o
*
2
o
o
PWM4 = 1 CMD1 = 0
PWM4 = 0 CMD1 = 0
o
o
o
—
—
Output compare B
o
—
—
o
CMD1 = 0
CMD1 = 0
o
—
—
o
IOB2 = 0
Other bits
unrestricted
o
o
o
Input capture A
o
—
—
PWM4 = 0 CMD1 = 0
CMD1 = 0
o
—
—
EA4 ignored IOA2 = 1
Other bits
unrestricted
EB4 ignored
o
Other bits
unrestricted
o
*
1
o
o
Other bits
unrestricted
Input capture B
o
—
—
PWM4 = 0 CMD1 = 0
CMD1 = 0
o
—
—
IOB2 = 1
Other bits
unrestricted
o
o
o
Counter By compare
clearing
match/input
capture A
By compare
match/input
capture B
Syn-
chronous
clear
Complementary
PWM mode
Reset-synchronized
PWM mode
Buffering
(BRA)
o
—
—
o
Illegal setting:
o
*
4
CMD1 = 1
CMD0 = 0
Illegal setting:
o
*
4
CMD1 = 1
CMD0 = 0
Illegal setting:
o
*
4
CMD1 = 1
CMD0 = 0
CMD1 = 1
CMD0 = 0
CMD1 = 1
CMD0 = 1
o
o
—
—
o
CCLR1 = 0
CCLR0 = 1
o
o
—
—
o
o
—
—
o
*
1
o
o
CCLR1 = 1
CCLR0 = 0
o
SYNC4 = 1 —
—
o
o
—
—
o
*
1
o
o
CCLR1 = 1
CCLR0 = 1
o
o
*
3
—
—
—
CMD1 = 1
CMD0 = 0
CMD1 = 1
CMD0 = 1
o
o
o
o
o
—
—
CCLR1 = 0
CCLR0 = 0
o
*
6
o
*
5
o
—
—
—
o
o
o
o
—
—
o
*
6
o
—
—
o
BFA4 = 1
Other bits
unrestricted
BFB4 = 1
Other bits
unrestricted
—
—
o
*
1
o
o
o
o
Buffering
(BRB)
o
—
—
o
o
o
—
—
o
*
1
o
o
o
o
Legend:
Setting available (valid). — Setting does not affect this mode.
Notes: 1. Master enable bit settings are valid only during waveform output.
2. The input capture function cannot be used in PWM mode. If compare match A and compare match B occur simultaneously, the compare match signal is inhibited.
3. Do not set both channels 3 and 4 for synchronous operation when complementary PWM mode is selected.
4. When reset-synchronized PWM mode is selected, TCNT4 operates independently and the counter clearing function is available. Waveform output is not affected.
5. In complementary PWM mode, select the same clock source for channels 3 and 4.
6. TCR4 settings are valid in reset-synchronized PWM mode, but TCNT4 operates independently, without affecting waveform output.
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