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參數(shù)資料
| 型號： | HD64413AQ2SD |
| 廠商： | Mitsubishi Electric Corporation |
| 英文描述： | SuperH RISC engine Peripheral LSI |
| 中文描述： | SuperH RISC引擎周邊LSI |
| 文件頁數(shù)： | 99/387頁 |
| 文件大小： | 2469K |
| 代理商： | HD64413AQ2SD |
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Rev. 2.0, 09/02, page 79 of 366
(3) Features of Each Screen
Foreground screen (FG)
If the data for a foreground screen pixel is H
′
0 (color-expanded data by the color palette
when 8 bits/pixel is selected), a low-priority screen such as the video window is displayed
through that pixel.
Video screen (VW)
In the video screen, the data in the UGM which is specified by the contents of the video area
start address registers (VSAH and VSAL) is displayed on a rectangular area specified by the
contents of the video window size registers (VSIZE). The video screen is not transparent to a
low-display-priority screen such as the background screen and is displayed as a rectangular
area. This window displays the video area specified by the video area start address registers
(VSAH and VSAL) pointed to by the video window status bit (VID) regardless of whether
the video incorporation enable bit in the video incorporation mode register (the VIE bit in
VIMR) is set to 1 or cleared to 0.
Background screen (BG)
The display start position can be set in background coordinate display start registers X and Y
(BGSX, BGSY) in pixel units from address H
′
0 in the UGM. The background screen is
suitable for performing scroll display. Setting the wrap around bit in the display mode
register (the WRAP bit in DSMR) to 1 enables to access the display area in wrapping around
way. When displaying the background screen, ensure that the frame screen and background
screen locations in the UGM do not overlap.
Cursors
Two 32
×
32-pixel cursors with a hardware blink function can be displayed. If the cursor
pixel data color-expanded by the color palette is H
′
0, a low-priority screen is displayed
through that pixel. The blink cycle is specified by the cursor blink shape A display interval
length or cursor blink shape B display interval length in the cursor display start position
registers (the BLINKA or BLINKB bit in CSR).
(4) Display on/off control
The bits that control whether or not each screen is displayed are shown below. With the
foreground and background screens, set either or both to be displayed. When the foreground
screen is set to 16-bit/pixel mode with bits GBM2 to GBM0, the Q2SD’s internal display data
increases and other screens cannot be displayed. Therefore, to disable display of the video
window, background screen, and cursors, the bits controlling whether or not each screen is to be
displayed should be cleared to 0. In this case, also, clear the VIE bit to 0 in the video
incorporation mode register (VIMR) to disable video capture.
Register updating for each screen should be carried out in the register update interval shown in
section 3.2.6, Register Updating. The display contents differ according to the setting of the
background screen wraparound mode (WRAP) bit.
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