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參數(shù)資料
| 型號： | HM5257805BTD-A6 |
| 廠商： | ELPIDA MEMORY INC |
| 元件分類： | DRAM |
| 英文描述： | 512M LVTTL interface SDRAM 133 MHz/100 MHz 8-Mword 】 16-bit 】 4-bank/16-Mword 】 8-bit 】 4-bank /32-Mword 】 4-bit 】 4-bank PC/133, PC/100 SDRAM |
| 中文描述： | 64M X 8 SYNCHRONOUS DRAM, 6 ns, PDSO54 |
| 封裝： | 0.400 INCH, PLASTIC, TSOP2-54 |
| 文件頁數(shù)： | 38/62頁 |
| 文件大?。?/td> | 463K |
| 代理商： | HM5257805BTD-A6 |
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HM5257165B/HM5257805B/HM5257405B-75/A6
Data Sheet E0081H10
38
DQM Control
The DQM mask the DQ data. The DQMU and DQML mask the upper and lower bytes of the DQ data,
respectively. The timing of DQMU/DQML is different during reading and writing.
Reading:
When data is read, the output buffer can be controlled by DQM, DQMU/DQML. By setting
DQM, DQMU/DQML to Low, the output buffer becomes Low-Z, enabling data output. By setting DQM,
DQMU/DQML to High, the output buffer becomes High-Z, and the corresponding data is not output.
However, internal reading operations continue. The latency of DQM, DQMU/DQML during reading is 2
clocks.
Writing:
Input data can be masked by DQM, DQMU/DQML. By setting DQM, DQMU/DQML to Low,
data can be written. In addition, when DQM, DQMU/DQML is set to High, the corresponding data is not
written, and the previous data is held. The latency of DQM, DQMU/DQML during writing is 0 clock.
Reading
CLK
DQ (output)
out 0
out 1
l = 2 Latency
out 3
DQM,
DQMU/DQML
High-Z
Writing
CLK
DQ (input)
in 0
in 1
l = 0 Latency
in 3
DQM,
DQMU/DQML
相關PDF資料 |
PDF描述 |
|---|---|
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相關代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| HM5259165B | 制造商:ELPIDA 制造商全稱:Elpida Memory 功能描述:512M LVTTL interface SDRAM 133 MHz/100 MHz 8-Mword 】 16-bit 】 4-bank/16-Mword 】 8-bit 】 4-bank /32-Mword 】 4-bit 】 4-bank PC/133, PC/100 SDRAM |
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