參數(shù)資料
型號: HM5425401B
廠商: Elpida Memory, Inc.
英文描述: 256M SSTL_2 interface DDR SDRAM 143 MHz/133 MHz/125 MHz/100 MHz 4-Mword 】 16-bit 】 4-bank/8-Mword 】 8-bit 】 4-bank/ 16-Mword 】 4-bit 】 4-bank
中文描述: 256M SSTL_2 DDR SDRAM的接口143 MHz/133 MHz/125 MHz/100 MHz的4 Mword】16位】4-bank/8-Mword】8位】4銀行/ 16 Mword】4位】4 -銀行
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代理商: HM5425401B
HM5425161B, HM5425801B, HM5425401B Series
Data Sheet E0086H20
54
Timing Parameter Measured in Clock Cycle
Number of clock cycle
Parameter
Symbol
Min
Max
Write to pre-charge command delay (same bank)
t
WPD
t
RPD
t
WRD
t
BSTW
3 + BL/2
Read to pre-charge command delay (same bank)
BL/2
Write to read command delay (to input all data)
2 + BL/2
Burst stop command to write command delay
(
CAS
latency = 2)
(
CAS
latency = 2.5)
2
t
BSTW
t
BSTZ
3
Burst stop command to DQ High-Z
(
CAS
latency = 2)
(
CAS
latency = 2.5)
2
t
BSTZ
t
RWD
2.5
Read command to write command delay (to output all data)
(
CAS
latency = 2)
(
CAS
latency = 2.5)
2 + BL/2
t
RWD
t
HZP
3 + BL/2
Pre-charge command to High-Z
(
CAS
latency = 2)
(
CAS
latency = 2.5)
2
t
HZP
t
WCD
t
DAL
t
WR
t
DMD
t
MRD
t
SNR
t
SRD
t
PDEN
t
PDEX
t
CKEPW
2.5
Write command to data in latency
1
Auto precharge write recovery and precharge time
5
Write recovery
2
DM to data in latency
0
Register set command to active or register set command
2
Self refresh exit to non-read command
10
Self refresh exit to read command
200
Power down entry
1
Power down exit to command input
1
CKE minimum pulse width
1
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PDF描述
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