參數(shù)資料
型號(hào)： HY5DU283222AF-2
廠商： HYNIX SEMICONDUCTOR INC
元件分類： DRAM
英文描述： 128M(4Mx32) GDDR SDRAM
中文描述： 4M X 32 DDR DRAM, 0.45 ns, PBGA144
封裝： 12 X 12 MM, 0.80 MM PITCH, FBGA-144
文件頁數(shù)： 28/32頁
文件大?。?/td> 355K
代理商： HY5DU283222AF-2
Rev. 0.7 / Jun. 2004
28
HY5DU283222AF
N
ote :
1.
This calculation accounts for tDQSQ(max), the pulse width distortion of on-chip circuit and jitter.
2.
Data sampled at the rising edges of the clock : A0~A11, BA0~BA1, CKE, /CS, /RAS, /CAS, /WE.
3.
Data latched at both rising and falling edges of Data Strobes(DQS0~DQS3) : DQ, DM(0~3).
4.
Minimum of 200 cycles of stable input clocks after Self Refresh Exit command, where CKE is held high, is required to complete
Self Refresh Exit and lock the internal DLL circuit of DDR SDRAM.
Input Setup Time
t
IS
0.75
-
0.75
-
0.75
-
0.75
-
0.75
-
ns
2
Input Hold Time
t
IH
0.75
-
0.75
-
0.75
-
0.75
-
0.75
-
ns
2
Write DQS High Level
Width
t
DQSH
0.4
0.6
0.4
0.6
0.4
0.6
0.4
0.6
0.4
0.6
CK
Write DQS Low Level
Width
t
DQSL
0.4
0.6
0.4
0.6
0.4
0.6
0.4
0.6
0.4
0.6
CK
Clock to First Rising edge
of DQS-In
t
DQSS
0.85
1.15
0.85
1.15
0.85
1.15
0.85
1.15
0.85
1.15
CK
Data-In Setup Time to
DQS-In (DQ & DM)
t
DS
0.35
-
0.35
-
0.4
-
0.4
-
0.45
-
ns
3
Data-In Hold Time to
DQS-In (DQ & DM)
t
DH
0.35
-
0.35
-
0.4
-
0.4
-
0.45
-
ns
3
DQS falling edge to CK
setup time
tDSS
0.3
-
0.3
-
0.3
-
0.3
-
0.3
-
CK
DQS falling edge hold
time from CK
tDSH
0.3
-
0.3
-
0.3
-
0.3
-
0.3
-
CK
Read DQS Preamble Time
t
RPRE
0.9
1.1
0.9
1.1
0.9
1.1
0.9
1.1
0.9
1.1
CK
Read DQS Postamble
Time
t
RPST
0.4
0.6
0.4
0.6
0.4
0.6
0.4
0.6
0.4
0.6
CK
Write DQS Preamble
Setup Time
t
WPRES
0
-
0
-
0
-
0
-
0
-
ns
Write DQS Preamble Hold
Time
t
WPREH
0.35
-
0.35
-
0.35
-
0.35
-
0.35
-
CK
Write DQS Postamble
Time
t
WPST
0.4
0.6
0.4
0.6
0.4
0.6
0.4
0.6
0.4
0.6
CK
Mode Register Set Delay
t
MRD
2
-
2
-
2
-
2
-
2
-
CK
Exit Self Refresh to Any
Execute Command
t
XSC
200
-
200
-
200
-
200
-
200
-
CK
4
Power Down Exit Time
t
PDEX
2tCK
+ tIS
-
2tCK
+ tIS
-
1tCK
+ tIS
-
1tCK
+ tIS
-
1tCK
+ tIS
-
CK
Average Periodic Refresh
Interval
t
REFI
-
7.8
-
7.8
-
7.8
-
7.8
-
7.8
us
Parameter
Symbol
28
33
36
4
5
Unit
Note
Min
Max
Min
Max
Min
Max
Min
Max
Min
Max
相關(guān)PDF資料
PDF描述
HY5DU283222AF-22 128M(4Mx32) GDDR SDRAM
HY5DU283222AF-25 128M(4Mx32) GDDR SDRAM
HY5DU283222AF-28 128M(4Mx32) GDDR SDRAM
HY5DU283222AF-33 128M(4Mx32) GDDR SDRAM
HY5DU283222AF-36 128M(4Mx32) GDDR SDRAM
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參數(shù)描述
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HY5DU283222AF-25 制造商:HYNIX 制造商全稱:Hynix Semiconductor 功能描述:128M(4Mx32) GDDR SDRAM
HY5DU283222AF-28 制造商:HYNIX 制造商全稱:Hynix Semiconductor 功能描述:128M(4Mx32) GDDR SDRAM
HY5DU283222AF-33 制造商:HYNIX 制造商全稱:Hynix Semiconductor 功能描述:128M(4Mx32) GDDR SDRAM
HY5DU283222AF-36 制造商:HYNIX 制造商全稱:Hynix Semiconductor 功能描述:128M(4Mx32) GDDR SDRAM
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