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參數(shù)資料
| 型號： | HYS 72V16200GR |
| 廠商： | SIEMENS AG |
| 英文描述： | PC100 Registered SDRAM-Module(PC100 用于寄存的 SDRAM 模塊) |
| 中文描述： | 注冊PC100的內(nèi)存模塊（PC100的用于寄存的內(nèi)存模塊） |
| 文件頁數(shù)： | 16/22頁 |
| 文件大小： | 217K |
| 代理商： | HYS 72V16200GR |
HYS 72Vx2xxGR
PC100 Registered SDRAM-Modules
Data Book
16
3.00
SPD-Table for -8A Registered DIMM Modules with PLL
Byte#
Description
SPD Entry
Value
Hex
2
80
08
04
0D
1
-
5
80
08
04
0D
1
-
1
80
08
04
0D
2
-
0
1
2
3
Number of SPD Bytes
Total Bytes in Serial PD
Memory Type
Number of Row Addresses (without
BS bits)
Number of Column Addresses
Number of DIMM Banks
Module Data Width
Module Data Width (cont’d)
Module Interface Levels
Cycle Time at CL = 3
Access Time from Clock at CL = 3
DIMM Config (Error Det/Corr.)
Refresh Rate/Type
128
256
SDRAM
13
4
5
6
7
8
9
10
11
12
10/11
1
72
0
LVTTL
10.0 ns
6.0 ns
ECC
Self-
Refresh,
7.8
μ
s
x4, x8
n/a/x4
1 CLK
1, 2, 4, 8 &
(full page)
4
2 & 3
0
0
with PLL
V
DD
tol +/–
10%
15 ns
6 ns
0A
01
48
00
01
A0
60
02
82
0B
01
48
00
01
A0
60
02
82
0B
02
48
00
01
A0
60
02
82
13
14
15
16
SDRAM Width, Primary
Error Checking SDRAM Data Width
Minimum
t
CCD
Burst Length Supported
08
08
01
0F
04
04
01
0F
04
04
01
0F
17
18
19
20
21
22
Number of SDRAM Banks
SDRAM Supported CAS Latencies
SDRAM CS Latencies
SDRAM WE Latencies
SDRAM DIMM Module Attributes
SDRAM Device Attributes
04
06
01
01
16
0E
04
06
01
01
16
0E
04
06
01
01
16
0E
23
24
Min. Clock Cycle Time at CL = 2
Max. Data Access Time from Clock for
CL = 2
Min. Clock Cycle Time at CL = 1
Max. Data Access Time from Clock at
CL = 1
SDRAM Minimum
t
RP
F0
60
F0
60
F0
60
25
26
not supp.
not supp.
FF
FF
FF
FF
FF
FF
27
20 ns
14
14
14
相關PDF資料 |
PDF描述 |
|---|---|
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參數(shù)描述 |
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