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參數(shù)資料
| 型號(hào)： | HYS72D32020GU-8-A |
| 廠商： | INFINEON TECHNOLOGIES AG |
| 英文描述： | Unbuffered DDR SDRAM-Modules |
| 中文描述： | 無(wú)緩沖DDR SDRAM內(nèi)存模塊 |
| 文件頁(yè)數(shù)： | 20/30頁(yè) |
| 文件大小： | 881K |
| 代理商： | HYS72D32020GU-8-A |
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HYS[64/72]D[16000/32020]GU-[7/8]-A
Unbuffered DDR SDRAM-Modules
Electrical Characteristics
Data Sheet
20
Rev. 1.02, 2003-11
3.3
AC Characteristics
Table 10
Parameter
AC Timing - Absolute Specifications –8/–7
Symbol
–8
–7
Unit Note/
Test Condition
1)
DDR200
Min.
–0.8
–0.8
0.45
0.45
min. (
t
CL
,
t
CH
)
8
12
10
12
10
12
0.6
—
0.6
—
2.5
—
DDR266A
Min.
–0.75
–0.75
0.45
0.45
min. (
t
CL
,
t
CH
)
7
7.5
—
0.5
0.5
2.2
Max.
+0.8
+0.8
0.55
0.55
Max.
+0.75
+0.75
0.55
0.55
DQ output access time from CK/CK
DQS output access time from CK/CK
CK high-level width
CK low-level width
Clock Half Period
Clock cycle time
t
AC
t
DQSCK
t
CH
t
CL
t
HP
t
CK2.5
t
CK2
t
CK1.5
t
DH
t
DS
t
IPW
ns
ns
t
CK
t
CK
ns
ns
ns
ns
ns
ns
ns
2)3)4)5)
2)3)4)5)
2)3)4)5)
2)3)4)5)
2)3)4)5)
12
12
—
—
—
—
CL = 2.5
2)3)4)5)
CL = 2.0
2)3)4)5)
CL = 1.5
2)3)4)5)
2)3)4)5)
DQ and DM input hold time
DQ and DM input setup time
Control and Addr. input pulse width
(each input)
DQ and DM input pulse width (each
input)
Data-out high-impedance time from
CK/CK
Data-out low-impedance time from
CK/CK
Write command to 1
st
DQS latching
transition
DQS-DQ skew (DQS and associated
DQ signals)
Data hold skew factor
DQ/DQS output hold time
2)3)4)5)
2)3)4)5)6)
t
DIPW
2.0
—
1.75
—
ns
2)3)4)5)6)
t
HZ
–0.8
+0.8
–0.75
+0.75
ns
2)3)4)5)7)
t
LZ
–0.8
+0.8
–0.75
+0.75
ns
2)3)4)5)7)
t
DQSS
0.75
1.25
0.75
1.25
t
CK
2)3)4)5)
t
DQSQ
—
+0.6
—
+0.5
ns
2)3)4)5)
t
QHS
t
QH
—
t
HP
–
t
QHS
0.35
1.0
—
—
t
HP
–
t
QHS
0.35
0.75
—
ns
ns
2)3)4)5)
2)3)4)5)
DQS input low (high) pulse width (write
cycle)
DQS falling edge to CK setup time (write
cycle)
DQS falling edge hold time from CK
(write cycle)
Mode register set command cycle time
Write preamble setup time
Write postamble
Write preamble
Address and control input setup time
t
DQSL,H
—
—
t
CK
2)3)4)5)
t
DSS
0.2
—
0.2
—
t
CK
2)3)4)5)
t
DSH
0.2
—
0.2
—
t
CK
2)3)4)5)
t
MRD
t
WPRES
t
WPST
t
WPRE
t
IS
2
0
0.40
0.25
1.1
—
—
0.60
—
—
2
0
0.40
0.25
0.9
—
—
0.60
—
—
t
CK
ns
t
CK
t
CK
ns
2)3)4)5)
2)3)4)5)8)
2)3)4)5)9)
2)3)4)5)
fast slew rate
3)4)5)6)10)
1.1
—
1.0
—
ns
slow slew rate
3)4)5)6)10)
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| HYS64D16020GDL-8-A | Unbuffered DDR SDRAM SO Modules |
| HYS64D16020GD | Unbuffered DDR SDRAM SO Modules |
| HYS64D16020GDL-7-A | Unbuffered DDR SDRAM SO Modules |
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| HYS64D32020GDL-5-C | 200-Pin Small Outline Dual-In-Line Memory Modules |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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| HYS72D32300 | 制造商:QIMONDA 制造商全稱:QIMONDA 功能描述:184-Pin Registered Double Data Rate SDRAM Module |
| HYS72D32300GBR | 制造商:INFINEON 制造商全稱:Infineon Technologies AG 功能描述:184-Pin Registered Double Data Rate SDRAM Module |
| HYS72D32300GBR-5-B | 制造商:INFINEON 制造商全稱:Infineon Technologies AG 功能描述:184 - Pin Registered Double Data Rate SDRAM Modules |
| HYS72D32300GBR-5-C | 制造商:QIMONDA 制造商全稱:QIMONDA 功能描述:184-Pin Registered Double Data Rate SDRAM Module |
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