參數(shù)資料
型號(hào)： HYS72D64020GU-7F-B
廠商： INFINEON TECHNOLOGIES AG
英文描述： RES 1.8K OHM 1/16W 5% 0402 SMD
中文描述： 184引腳緩沖雙列內(nèi)存模組
文件頁(yè)數(shù)： 24/51頁(yè)
文件大小： 1356K
代理商： HYS72D64020GU-7F-B
HYS[64/72]D[16x01/32x00/64x20][G/E]U-[5/6/7/8]-B
Unbuffered DDR SDRAM Modules
Electrical Characteristics
Data Sheet
24
V1.1, 2003-07
3.3
AC Characteristics
Table 15
Parameter
AC Timing - Absolute Specifications –8/–7/–7F
Symbol
–8
–7
–7F
Unit
Note/
Test Condition
1)
DDR200
Min.
–0.8
DDR266A
Min.
–0.75
DDR266
Min.
–0.75
Max.
+0.8
Max.
+0.75
Max.
+0.75
DQ output access time from
CK/CK
DQS output access time
from CK/CK
CK high-level width
CK low-level width
Clock Half Period
Clock cycle time
t
AC
ns
2)3)4)5)
t
DQSCK
–0.8
+0.8
–0.75
+0.75
–0.75
+0.75
ns
2)3)4)5)
t
CH
t
CL
t
HP
t
CK3
t
CK2.5
t
CK2
t
CK1.5
0.45
0.45
min. (
t
CL
,
t
CH
)
8
8
10
10
0.6
0.6
0.55
0.55
0.45
0.45
min. (
t
CL
,
t
CH
)
7
7
7.5
—
0.5
0.5
0.55
0.55
0.45
0.45
min. (
t
CL
,
t
CH
)
7
7
7.5
—
0.5
0.5
0.55
0.55
t
CK
t
CK
ns
ns
ns
ns
ns
ns
ns
2)3)4)5)
2)3)4)5)
2)3)4)5)
12
12
12
12
—
—
12
12
12
—
—
—
12
12
12
—
—
—
CL = 3.0
2)3)4)5)
CL = 2.5
2)3)4)5)
CL = 2.0
2)3)4)5)
CL = 1.5
2)3)4)5)
2)3)4)5)
DQ and DM input hold time
t
DH
DQ and DM input setup
time
Control and Addr. input
pulse width (each input)
DQ and DM input pulse
width (each input)
Data-out high-impedance
time from CK/CK
Data-out low-impedance
time from CK/CK
Write command to 1
st
DQS
latching transition
DQS-DQ skew (DQS and
associated DQ signals)
Data hold skew factor
DQ/DQS output hold time
t
DS
2)3)4)5)
t
IPW
2.5
—
2.2
—
2.2
—
ns
2)3)4)5)6)
t
DIPW
2.0
—
1.75
—
1.75
—
ns
2)3)4)5)6)
t
HZ
–0.8
+0.8
–0.75
+0.75
–0.75
+0.75
ns
2)3)4)5)7)
t
LZ
–0.8
+0.8
–0.75
+0.75
–0.75
+0.75
ns
2)3)4)5)7)
t
DQSS
0.75
1.25
0.75
1.25
0.75
1.25
t
CK
2)3)4)5)
t
DQSQ
—
+0.6
—
+0.5
—
+0.5
ns
2)3)4)5)
t
QHS
t
QH
—
t
HP
–
t
QHS
0.35
1.0
—
—
t
HP
–
t
QHS
0.35
0.75
—
—
t
HP
–
t
QHS
0.35
0.75
—
ns
ns
2)3)4)5)
2)3)4)5)
DQS input low (high) pulse
width (write cycle)
DQS falling edge to CK
setup time (write cycle)
DQS falling edge hold time
from CK (write cycle)
Mode register set command
cycle time
Write preamble setup time
Write postamble
Write preamble
t
DQSL,H
—
—
—
t
CK
2)3)4)5)
t
DSS
0.2
—
0.2
—
0.2
—
t
CK
2)3)4)5)
t
DSH
0.2
—
0.2
—
0.2
—
t
CK
2)3)4)5)
t
MRD
2
—
2
—
2
—
t
CK
2)3)4)5)
t
WPRES
t
WPST
t
WPRE
0
0.40
0.25
—
0.60
—
0
0.40
0.25
—
0.60
—
0
0.40
0.25
—
0.60
—
ns
t
CK
t
CK
2)3)4)5)8)
2)3)4)5)9)
2)3)4)5)
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