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參數(shù)資料
| 型號： | ICS1524AMLFT |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁數(shù)： | 21/24頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC CLK GEN SSTL_3/PECL 24-SOIC |
| 產(chǎn)品變化通告： | Product Discontinuation 09/Feb/2012 |
| 標(biāo)準(zhǔn)包裝： | 1,000 |
| 類型： | 時鐘/頻率合成器，時鐘發(fā)生器，扇出配送 |
| PLL： | 是 |
| 輸入： | LVTTL，晶體 |
| 輸出： | PECL，SSTL-3 |
| 電路數(shù)： | 1 |
| 比率 - 輸入:輸出： | 1:4 |
| 差分 - 輸入:輸出： | 無/是 |
| 頻率 - 最大： | 250MHz |
| 除法器/乘法器： | 是/無 |
| 電源電壓： | 3 V ~ 3.6 V |
| 工作溫度： | 0°C ~ 70°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 24-SOIC（0.295"，7.50mm 寬） |
| 供應(yīng)商設(shè)備封裝： | 24-SOIC |
| 包裝： | 帶卷 (TR) |
| 其它名稱： | 1524AMLFT |
ICS1524A
6
ICS1524A Rev F 05/13/10
Detailed Register Description
Name:
Input Control
Register:
0 h
Index:
Read / Write
Bit
Name
Description
0
PDen
Charge Pump Enable
0 = External Enable via PDEN pin
1 = Always Enable
1
PD_Pol
Charge Pump Enable Polarity
0 = Active High
1 = Active Low
2
Ref_Pol
External Reference Polarity —
Edge of input signal on which Phase/Frequency Detector triggers.
0 = Rising Edge (default)
1 = Falling Edge
3
Fbk_Pol
External Reference Feedback Polarity — Edge of EXTFB (pin 6) signal on which
Phase/Frequency Detector triggers when external feedback is used (Reg0 [4]=1).
0 = Positive Edge (default)
1 = Negative Edge
4
Fbk_Sel
External Feedback Select
0 = Internal Feedback (default)
1 = External Feedback
5
Func_Sel
Function Output Select — Selects re-clocked output to FUNC (pin 15).
0 = Recovered HSYNC (default). Regenerated HSYNC output.
1 = External HSYNC. Schmitt-trigger conditioned input from HSYNC (pin 7).
6
EnPLS
Enable LOCK/REF (pin14) Output
7
EnDLS
Bit Name Bit #
Reset Value
Description
PDen
0
1
Charge Pump Enable
PD_Pol
1
0
Charge Pump Enable Polarity
Ref_Pol
2
0
External Reference Polarity
Fbk_Pol
3
0
External Reference Feedback Polarity
Fbk_Sel
4
0
External Feedback Select
Func_Sel
5
0
Function Output Select
EnPLS
6
1
Enable PLL Lock Status Output on LOCK/REF pin
EnDLS
7
0
Enable DPA Lock Status Output on LOCK/REF pin
S
L
P
n
ES
L
D
n
EL
E
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O
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PDF描述 |
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