參數(shù)資料
型號： ICS1524AMLFT
廠商： IDT, Integrated Device Technology Inc
文件頁數(shù)： 24/24頁
文件大?。?/td> 0K
描述： IC CLK GEN SSTL_3/PECL 24-SOIC
產(chǎn)品變化通告： Product Discontinuation 09/Feb/2012
標(biāo)準(zhǔn)包裝： 1,000
類型： 時(shí)鐘/頻率合成器，時(shí)鐘發(fā)生器，扇出配送
PLL： 是
輸入： LVTTL，晶體
輸出： PECL，SSTL-3
電路數(shù)： 1
比率 - 輸入:輸出： 1:4
差分 - 輸入:輸出： 無/是
頻率 - 最大： 250MHz
除法器/乘法器： 是/無
電源電壓： 3 V ~ 3.6 V
工作溫度： 0°C ~ 70°C
安裝類型： 表面貼裝
封裝/外殼： 24-SOIC（0.295"，7.50mm 寬）
供應(yīng)商設(shè)備封裝： 24-SOIC
包裝： 帶卷 (TR)
其它名稱： 1524AMLFT
9
ICS1524A
ICS1524A Rev F 05/13/10
Name:
DPA Control Register
Register:
5h
Index:
Read / Write*
Bit Name
Bit #
Reset Value
Description
DPA_Res 0-1
0 - 1
3
Dynamic Phase Adjust Resolution Select.
Metal_Rev
2- 7
0
Metal Mask Revision Number.
Bit
Name
Description
0-1
DPA_Res 0 -1
Dynamic Phase Adjust (DPA) Resolution Select.
It is not recommended to use the DPA above 160 MHz.
2-7
Metal_Rev
Metal Mask Revision Number.
After power-up, register bits 7:2 must be written with 111111. After this write,
a read indicates the metal mask revision, as below.
* Double-buffered register. Actual working registers are loaded during software DPA reset.
See register 8h for details.
Bit 1
Bit 0
Delay Elements
0
16
48
160
0
1
32
24
80
10
Reserved
1
64
12
40
CLK Range, MHz
n
o
i
s
i
v
e
R7
t
i
B6
t
i
B5
t
i
B4
t
i
B3
t
i
B2
t
i
B
A
11111
1
B
0
1111
1
C
1
0
111
1
2
C
00
111
1
D1
1
0
1
E
111
0
1
F
1111
0
1
G
11111
0
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PDF描述
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