參數(shù)資料
型號(hào): ICS548AM-03LFT
廠商: IDT, Integrated Device Technology Inc
文件頁(yè)數(shù): 1/7頁(yè)
文件大小: 0K
描述: IC CLK INVERTER/DIVIDER 16-SOIC
標(biāo)準(zhǔn)包裝: 2,500
類型: 時(shí)鐘/頻率合成器,時(shí)鐘發(fā)生器,扇出配送
PLL:
輸入: 時(shí)鐘
輸出: 時(shí)鐘
電路數(shù): 1
比率 - 輸入:輸出: 1:3
差分 - 輸入:輸出: 無/無
頻率 - 最大: 120MHz
除法器/乘法器: 是/是
電源電壓: 3.13 V ~ 3.47 V
工作溫度: 0°C ~ 70°C
安裝類型: 表面貼裝
封裝/外殼: 16-SOIC(0.154",3.90mm 寬)
供應(yīng)商設(shè)備封裝: 16-SOIC
包裝: 帶卷 (TR)
其它名稱: 548AM-03LFT
DATASHEET
LOW SKEW CLOCK INVERTER AND DIVIDER
ICS548A-03
IDT / ICS LOW SKEW CLOCK INVERTER AND DIVIDER
1
ICS548A-03
REV C 063006
Description
The ICS548A-03 is a low cost, low skew, high-performance
general purpose clock designed to produce a set of one
output clock, one inverted output clock, and one clock
divided-by-two. Using our patented Phase-Locked Loop
(PLL) techniques, the device operates from a frequency
range of 10 MHz to 120 MHz in the PLL mode, and up to
160 MHz in the non-PLL mode.
In applications that need to maintain low phase noise in the
clock tree, the non-PLL (when S3=S2=1) modes should be
used.
This chip is not a zero delay buffer. Many applications may
be able to use the ICS527 for zero delay dividers.
Features
Packaged in 16-pin SOIC (150 mil)
Input clock up to 160 MHz in the non-PLL mode
Provides clock outputs of CLK, CLK, and CLK/2
Low skew (500 ps) on CLK, CLK, and CLK/2
All outputs can be tri-stated
Entire chip can be powered down by changing one or two
select pins
3.3 V operating range
Available in commercial and industrial temperature
ranges
RoHS 5 (green) or RoHS 6 (green and lead free)
compliant package
Block Diagram
Input
Buffer
CLK
Clock
Synthesis
and Divider
Circuitry
Clock
input
S3:S0
4
VDD
2
GND
2
CLK
CLK/2
OE (all outputs)
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PDF描述
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參數(shù)描述
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