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參數(shù)資料
| 型號： | ICS673M-01LFT |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁數(shù)： | 7/8頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC PLL BUILDING BLOCK 16-SOIC |
| 標準包裝： | 2,500 |
| 類型： | 鎖相環(huán)路（PLL） |
| PLL： | 是 |
| 輸入： | 時鐘 |
| 輸出： | 時鐘 |
| 電路數(shù)： | 1 |
| 比率 - 輸入:輸出： | 1:2 |
| 差分 - 輸入:輸出： | 無/無 |
| 頻率 - 最大： | 120MHz |
| 除法器/乘法器： | 是/無 |
| 電源電壓： | 3.135 V ~ 5.5 V |
| 工作溫度： | 0°C ~ 70°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 16-SOIC（0.154"，3.90mm 寬） |
| 供應(yīng)商設(shè)備封裝： | 16-SOIC |
| 包裝： | 帶卷 (TR) |
| 其它名稱： | 673M-01LFT |
PLL BUILDING BLOCK
MDS 673-01 L
7
Revision 051310
www.idt.com
ICS673-01
Determining the Loop Filter Values
The loop filter components consist of CS, CP, and RS.
Calculating these values is best illustrated by an
example. Using the example in Figure 1, we can
synthesize 20 MHz from a 200 kHz input.
The phase locked loop may be approximately
described by the following equations:
Bandwidth
Damping factor,
where:
KO = VCO gain (Hz/V)
Icp = Charge pump current (A)
N = Total feedback divide from VCO,
including the internal VCO post divider
CS = Loop filter capacitor (Farads)
RS = Loop filter resistor (Ohms)
As a general rule, the bandwidth should be at least 20
times less than the reference frequency, i.e.,
In this example, using the above equation, bandwidth
should be less than or equal to 10 kHz. By setting the
bandwith to 10kHz and using the first equation, RS can
be determined since all other variables are known. In
the example of Figure 1, N = 200, comprising the divide
by 2 on the chip (VCO post divider) and the external
divide by 100. Therefore, the bandwidth equation
becomes:
and RS = 26 kΩ
Choosing a damping factor of 0.7 (a minimal damping
factor than can be used to ensure fast lock time),
damping factor equation becomes:
and CS = 1.32 nF (1.2 nF is the nearest standard
value).
The capacitor CP is used to damp transients from the
charge pump and should be approximately 1/20th the
size of CS, i.e.,
Therefore, CP = 60 pF (56 pF nearest standard value).
To summarize, the loop filter components are:
CS = 1.2 nf
CP = 56 pf
RS = 26 kΩ
When choosing either CLK1 or CLK2 to drive the
feedback divider, IDT recommends that CLK2 be used
so that the rising edges of CLK1, CLK2, and REFIN are
all synchronized. If CLK1 is used to feedback, CLK2
may be either a rising or falling edge when compared to
CLK1 and REFIN.
NBW
R
S
K
O
I
CP
2
πN
--------------------------------
=
ζ
R
S
2
------
K
O
I
CP
C
S
N
-----------------------------------
=
BW
REFIN
() 20
≤
0,000
R
S
190
10
6
2.5
10
–
2
π
200
--------------------------------------------------------------------
=
0.7
25 000
,
2
----------------
190
10
6
2.5
10
6
–
C
S
200
--------------------------------------------------------------------------
=
C
P
C
S
20
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