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參數(shù)資料
| 型號： | ICS870931ARI-01LFT |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁數(shù)： | 9/13頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC CLK GENERATOR LVCMOS 20QSOP |
| 標(biāo)準(zhǔn)包裝： | 2,500 |
| 系列： | HiPerClockS™ |
| 類型： | * |
| PLL： | 帶旁路 |
| 輸入： | LVCMOS，LVTTL |
| 輸出： | LVCMOS，LVTTL |
| 電路數(shù)： | 1 |
| 比率 - 輸入:輸出： | 1:6 |
| 差分 - 輸入:輸出： | 無/無 |
| 頻率 - 最大： | 80MHz |
| 除法器/乘法器： | 是/是 |
| 電源電壓： | 3 V ~ 3.6 V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 20-SSOP（0.154"，3.90mm 寬） |
| 供應(yīng)商設(shè)備封裝： | 20-QSOP |
| 包裝： | 帶卷 (TR) |
ICS870931ARI-01 REVISION A JUNE 11, 2009
5
2009 Integrated Device Technology, Inc.
ICS870931I-01 Data Sheet
LVCMOS CLOCK GENERATOR
Table 5. AC Electrical Characteristics, VDD = AVDD = 3.3V ± 0.3V, TA = -40°C to 85°C
NOTE: Electrical parameters are guaranteed over the specified ambient operating temperature range, which is established when the device is
mounted in a test socket with maintained transverse airflow greater than 500 lfpm. The device will meet specifications after thermal equilibrium
has been reached under these conditions.
NOTE 1: Defined as skew between outputs at the same supply voltage and with equal load conditions. Measured at VDD/2.
NOTE 2: This parameter is defined in accordance with JEDEC Standard 65.
NOTE 3: Measured between coincident rising output edges of Q0:Q4 and Q/2.
NOTE 4: Defined as the time difference between the input reference clock and the average feedback input signal when the PLL is locked and
the input reference frequency is stable.
NOTE 5: These parameters are guaranteed by characterization. Not tested in production.
Symbol
Parameter
Test Conditions
Minimum
Typical
Maximum
Units
fREF
SYNC Input Reference
Frequency
Feedback of Q0:Q4, FREQ_SEL = 0
5
40
MHz
Feedback of Q0:Q4, FREQ_SEL = 1
10
80
MHz
Feedback of Q/2, FREQ_SEL = 0
2.5
20
MHz
Feedback of Q/2, FREQ_SEL = 1
5
40
MHz
fOUT
Output Frequency
Q0-Q4
80
MHz
Q/2
40
MHz
idc
Input Duty Cycle
SYNC
25
75
%
tR / tF
Input Rise/ Fall Time
SYNC
3
ns
tsk(o)
Output Skew; NOTE 1, 2, 3
Rising edges of Q0:Q4 and Q/2
300
ps
Output Skew; NOTE 1, 2, 3
Falling edges of Q0:Q4
300
ps
tPW
Output
Pulse Width
Q0:Q4
80MHz
tPERIOD/2 - 0.5
tPERIOD/2 + 0.5
ns
Q/2
40MHz
tPERIOD/2 - 0.4
tPERIOD/2 + 0.4
ns
tjit(cc)
Cycle-to-Cycle Jitter
Feedback = Q
320
ps
Feedback = Q/2
530
ps
t
(φ)
Static Phase
Offset, (SYNC to
FEEDBACK
delay); NOTE 2, 4
Q0:Q4
80MHz
-500
500
ps
tPZL
Output Enable
Time; NOTE 5
OE/nRST
Low-to-High
14
ns
tPHZ,
tPLZ
Output Disable
Time; NOTE 5
OE/nRST
High-to-Low
14
ns
tR / tF
Output
Rise/ Fall Time
Q0:Q4,
Q/2
0.8V – 2.0V
0.2
2
ns
tLOCK
PLL Lock Time
10
ms
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PDF描述 |
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參數(shù)描述 |
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