÷4/÷5 DIFFERENTIAL-
參數(shù)資料
型號： ICS87354AMILFT
廠商： IDT, Integrated Device Technology Inc
文件頁數(shù)： 13/15頁
文件大?。?/td> 0K
描述： IC CLK GEN 3.3V LVPECL 8-SOIC
標準包裝： 2,500
系列： HiPerClockS™
類型： 時鐘發(fā)生器
PLL： 無
輸入： HCSL，LVDS，LVHSTL，LVPECL，SSTL
輸出： LVPECL
電路數(shù)： 1
比率 - 輸入:輸出： 1:1
差分 - 輸入:輸出： 是/是
頻率 - 最大： 1GHz
除法器/乘法器： 是/無
電源電壓： 3 V ~ 3.465 V
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 8-SOIC（0.154"，3.90mm 寬）
供應商設備封裝： 8-SOIC
包裝： 帶卷 (TR)
其它名稱： 87354AMILFT
87354AMI
www.idt.com
REV. A AUGUST 5, 2010
7
ICS87354I
÷4/÷5 DIFFERENTIAL-TO-
3.3V LVPECL CLOCK GENERATOR
FIGURE 2C. CLK/nCLK INPUT DRIVEN BY
3.3V LVPECL DRIVER
FIGURE 2B. CLK/nCLK INPUT DRIVEN BY
3.3V LVPECL DRIVER
FIGURE 2D. CLK/nCLK INPUT DRIVEN BY
3.3V LVDS DRIVER
3.3V
R1
50
R3
50
Zo = 50 Ohm
LVPECL
Zo = 50 Ohm
HiPerClockS
CLK
nCLK
3.3V
Input
R2
50
Zo = 50 Ohm
Input
HiPerClockS
CLK
nCLK
3.3V
R3
125
R2
84
Zo = 50 Ohm
3.3V
R4
125
LVPECL
R1
84
3.3V
DIFFERENTIAL CLOCK INPUT INTERFACE
The CLK /nCLK accepts LVDS, LVPECL, LVHSTL, SSTL, HCSL
and other differential signals. Both V
SWING and VOH must meet
the V
PP and VCMR input requirements. Figures 2A to 2E show
interface examples for the CLK/nCLK input driven by the most
common driver types. The input interfaces suggested here
FIGURE 2A.
CLK/nCLK INPUT DRIVEN BY
LVHSTL DRIVER
are examples only. Please consult with the vendor of the driver
component to confirm the driver termination requirements. For
example in
Figure 2A, the input termination applies for LVHSTL
drivers. If you are using an LVHSTL driver from another
vendor, use their termination recommendation.
1.8V
R2
50
Input
LVHSTL Driver
ICS
HiPerClockS
R1
50
LVHSTL
3.3V
Zo = 50 Ohm
HiPerClockS
CLK
nCLK
FIGURE 2E.
CLK/nCLK INPUT DRIVEN BY
3.3V LVPECL DRIVER WITH AC COUPLE
Zo = 50 Ohm
R3
125
HiPerClockS
CLK
nCLK
3.3V
R5
100 - 200
3.3V
R2
84
3.3V
R6
100 - 200
Input
R5,R6 locate near the driver pin.
Zo = 50 Ohm
R1
84
R4
125
C2
LVPECL
C1
Zo = 50 Ohm
R1
100
3.3V
LVDS_Driv er
Zo = 50 Ohm
Receiv er
CLK
nCLK
3.3V
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PDF描述
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參數(shù)描述
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