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參數(shù)資料
| 型號(hào)： | ICS874001AGI-05LF |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁(yè)數(shù)： | 5/18頁(yè) |
| 文件大小： | 0K |
| 描述： | IC PCI EXPRSS/JITT ATTEN 20TSSOP |
| 標(biāo)準(zhǔn)包裝： | 74 |
| 系列： | FemtoClock™, PCI Express™ (PCIe) |
| 類型： | 漂移衰減器，多路復(fù)用器 |
| PLL： | 是 |
| 主要目的： | PCI Express（PCIe） |
| 輸入： | HCSL，LVDS，LVHSTL，LVPECL，SSTL |
| 輸出： | LVDS |
| 電路數(shù)： | 1 |
| 比率 - 輸入:輸出： | 1:1 |
| 差分 - 輸入:輸出： | 是/是 |
| 頻率 - 最大： | 640MHz |
| 電源電壓： | 3 V ~ 3.6 V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 20-TSSOP（0.173"，4.40mm 寬） |
| 供應(yīng)商設(shè)備封裝： | 20-TSSOP |
| 包裝： | 管件 |
| 其它名稱： | ICS874001AGI-05LF-ND |
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ICS874001AGI-05 REVISION A JANUARY 14, 2011
13
2011 Integrated Device Technology, Inc.
ICS74001I-05 Data Sheet
PCI EXPRESS JITTER ATTENUATOR
Schematic Layout
Figure 4 shows an example of ICS874001I-05 application schematic.
In this example, the device is operated at VDD = VDDA = VDDO = 3.3V.
The input is driven by a 3.3V LVPECL driver.
As with any high speed analog circuitry, the power supply pins are
vulnerable to noise. To achieve optimum jitter performance, power
supply isolation is required. The ICS74001I-05 provides separate
power supplies to isolate from coupling into the internal PLL.
In order to achieve the best possible filtering, it is recommended that
the placement of the filter components be on the device side of the
PCB as close to the power pins as possible. If space is limited, the
0.1uF capacitor in each power pin filter should be placed on the
device side of the PCB and the other components can be placed on
the opposite side.
Power supply filter recommendations are a general guideline to be
used for reducing external noise from coupling into the devices. The
filter performance is designed for wide range of noise frequencies.
This low-pass filter starts to attenuate noise at approximately 10kHz.
If a specific frequency noise component is known, such as switching
power supply frequencies, it is recommended that component values
be adjusted and if required, additional filtering be added. Additionally,
good general design practices for power plane voltage stability
suggests adding bulk capacitances in the local area of all devices.
The schematic example focuses on functional connections and is not
configuration specific. Refer to the pin description and functional
tables in the datasheet to ensure the logic control inputs are properly
set.
Figure 4. ICS874001I-05 Schematic Layout
Set Logic
Input to
'1'
To Logic
Input
pins
OE
VDD
C9
10uF
MR
R4
50
C2
10u
C6
0.1uF
VDD
C7
10uF
+
-
Logic Control Input Examples
nQ
+
-
RD1
Not Install
Zo = 50 Ohm
VDD
To Logic
Input
pins
RU2
Not Install
C4
0.01u
R2
100
U1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
1
nc
MR
nc
F_SEL1
VDDA
F_SEL0
VDD
OE
CLK
nCLK
GND
nc
nQ
Q
VDDO
nc
PLL_SEL
R3
50
C3
0.1u
VDDO
LVPECL Driv er
Set Logic
Input to
'0'
F_SEL0
Zo_Diff = 100 Ohm
PLL_SEL
nCLK
Alternate
LVDS
Termination
nCLK
VDD
nQ
BLM18BB221SN2
Ferrite Bead
1
2
VDDA
R6
50
RD2
1K
Q
CLK
R1
10
RU1
1K
C1
0.1u
Zo = 50 Ohm
Q
C8
0.1uF
3.3V
F_SEL1
BLM18BB221SN1
Ferrite Bead
1
2
3.3V
CLK
Zo_Diff = 100 Ohm
GND
LVDS Termination
R5
50
R7
50
C5
0.1uF
VDD
VDDO
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