IDT / ICS PCI EXPRESS JITTER ATTENUATOR
參數(shù)資料
型號(hào)： ICS874005AG-04LF
廠商： IDT, Integrated Device Technology Inc
文件頁(yè)數(shù)： 11/13頁(yè)
文件大?。?/td> 0K
描述： IC PCI EXPRSS/JITT ATTEN 24TSSOP
標(biāo)準(zhǔn)包裝： 62
系列： HiPerClockS™, FemtoClock™, PCI Express® (PCIe)
類型： 扇出緩沖器（分配），漂移衰減器
PLL： 是
主要目的： PCI Express（PCIe）
輸入： HCSL，LVDS，LVHSTL，LVPECL，SSTL
輸出： LVDS
電路數(shù)： 1
比率 - 輸入:輸出： 1:5
差分 - 輸入:輸出： 是/是
頻率 - 最大： 320MHz
電源電壓： 3.135 V ~ 3.465 V
工作溫度： 0°C ~ 70°C
安裝類型： 表面貼裝
封裝/外殼： 24-TSSOP（0.173"，4.40mm 寬）
供應(yīng)商設(shè)備封裝： 24-TSSOP
包裝： 管件
其它名稱： 800-2400-5
874005AG-04LF
ICS874005AG-04LF-ND
IDT / ICS PCI EXPRESS JITTER ATTENUATOR
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ICS874005AG-04 REV. A JULY 29, 2008
ICS874005-04
PCI EXPRESS JITTER ATTENUATOR
APPLICATION INFORMATION
Figure 2 shows how the differential input can be wired to accept
single ended levels. The reference voltage V_REF = V
DD
/2 is
generated by the bias resistors R1, R2 and C1. This bias circuit
should be located as close as possible to the input pin. The ratio
FIGURE 2. SINGLE ENDED SIGNAL DRIVING DIFFERENTIAL INPUT
WIRING THE DIFFERENTIAL INPUT TO ACCEPT SINGLE ENDED LEVELS
of R1 and R2 might need to be adjusted to position the V_REF in
the center of the input voltage swing. For example, if the input
clock swing is only 2.5V and V
DD
= 3.3V, V_REF should be 1.25V
and R2/R1 = 0.609.
V_REF
R1
1K
C1
0.1u
R2
1K
Single Ended Clock Input
CLK
nCLK
VDD
POWER SUPPLY FILTERING TECHNIQUES
As in any high speed analog circuitry, the power supply pins
are vulnerable to random noise. To achieve optimum jitter
perfo r mance, pow er supply isolation is required. T h e
ICS874005-04 provides separate power supplies to isolate
any high switching noise from the outputs to the internal PLL.
V
DD, VDDA and VDDO should be individually connected to the
power supply plane through vias, and 0.01F bypass
capacitors should be used for each pin.
Figure 1 illustrates
this for a generic V
DD pin and also shows that VDDA requires
that an additional10
Ω resistor along with a 10F bypass
capacitor be connected to the V
DDA pin.
FIGURE 1. POWER SUPPLY FILTERING
10
Ω
V
DDA
10
μF
.01
μF
3.3V
.01
μF
V
DD
INPUTS:
LVCMOS CONTROL PINS
All control pins have internal pull-ups or pull-downs; additional
resistance is not required but can be added for additional
protection. A 1k
Ω resistor can be used.
RECOMMENDATIONS FOR UNUSED INPUT AND OUTPUT PINS
OUTPUTS:
LVDS OUTPUTS
All unused LVDS output pairs can be either left floating or
ter minated with 100
Ω across. If they are left floating, we
recommend that there is no trace attached.
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PDF描述
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