參數(shù)資料
型號： ICS91857AGLF
廠商： IDT, Integrated Device Technology Inc
文件頁數(shù)： 13/14頁
文件大?。?/td> 0K
描述： IC CLOCK DRIVER SSTL_2 48-TSSOP
標準包裝： 39
類型： 時鐘驅(qū)動器
PLL： 帶旁路
輸入： LVCMOS
輸出： SSTL-2
電路數(shù)： 1
比率 - 輸入:輸出： 1:10
差分 - 輸入:輸出： 無/是
頻率 - 最大： 230MHz
除法器/乘法器： 無/無
電源電壓： 2.3 V ~ 2.7 V
工作溫度： 0°C ~ 70°C
安裝類型： 表面貼裝
封裝/外殼： 48-TFSOP（0.240"，6.10mm 寬）
供應商設備封裝： 48-TSSOP
包裝： 管件
其它名稱： 91857AGLF
8
ICS91857
0494C—08/15/05
Switching Characteristics for DDRI-400
PARAMETER
SYMBOL
CONDITION
MIN
TYP
MAX
UNITS
Low-to high level
propagation delay time
tPLH
1
CLK_IN to any output
3.5
ns
High-to low level propagation
delay time
tPLL
1
CLK_IN to any output
3.5
ns
Output enable time
tEN
PD# to any output
3
ns
Output disable time
tdis
PD# to any output
3
ns
Period jitter
Tjit (per)
100 - 200 MHz
-50
50
ps
Half-period jitter
t(jit_hper)
100 - 200 MHz
-75
75
Input clock slew rate
t(sir_I)
14
V/ns
Output clock slew rate
t(sl_o)
12
V/ns
Cycle to Cycle Jitter
1
Tcyc-Tcyc
100 - 200 MHz
-75
75
ps
Static Phase Offset
t(spo)
3
-50
0
50
ps
Output to Output Skew
Tskew
75
ps
Pulse skew
Tskewp
100
ps
Notes:
1.
Refers to transition on noninverting output in PLL bypass mode.
2.
Switching characteristics guaranteed for application frequency range.
3.
Static phase offset shifted by design.
相關PDF資料
PDF描述
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參數(shù)描述
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ICS91857AGT 功能描述:IC CLOCK DRIVER SSTL_2 48-TSSOP RoHS:否 類別:集成電路 (IC) >> 時鐘/計時 - 時鐘發(fā)生器，PLL，頻率合成器 系列:- 產(chǎn)品變化通告:Product Discontinuation 04/May/2011 標準包裝:96 系列:- 類型:時鐘倍頻器，零延遲緩沖器 PLL:帶旁路 輸入:LVTTL 輸出:LVTTL 電路數(shù):1 比率 - 輸入:輸出:1:8 差分 - 輸入:輸出:無/無 頻率 - 最大:133.3MHz 除法器/乘法器:是/無 電源電壓:3 V ~ 3.6 V 工作溫度:0°C ~ 70°C 安裝類型:表面貼裝 封裝/外殼:16-TSSOP（0.173"，4.40mm 寬） 供應商設備封裝:16-TSSOP 包裝:管件 其它名稱:23S08-5HPGG
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ICS91857YLLFT-LF-T 制造商:ICS 制造商全稱:ICS 功能描述:Value SSTL_2 Clock Driver (60MHz - 220MHz)
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