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參數資料
| 型號： | ICS93722 |
| 英文描述： | Low Cost DDR Phase Lock Loop Zero Delay Buffer |
| 中文描述： | 低成本的DDR鎖相環(huán)零延遲緩沖器 |
| 文件頁數： | 4/6頁 |
| 文件大?。?/td> | 54K |
| 代理商： | ICS93722 |
4
ICS93722
0539E—07/18/03
Recommended Operating Conditions
T
A
= 0 - 70°C; Supply Voltage AV
DD
, V
DD
= 2.5 V +/-0.2V (unless otherwise stated)
PARAMETER
SYMBOL
Analog / Core Supply Voltage
V
DD
, AV
DD
V
IL
V
IH
Inpu Duty Cycle
I
DC
I
TCYC
CONDITIONS
MIN
2.3
TYP
2.5
MAX
2.7
UNITS
V
V
V
V
DD
/2 - 0.5V
V
DD
/2 + 0.5V
40
60
Input max jitter
500
ps
Input Voltage Level
Timing Requirements
T
A
= 0 - 70°C; Supply Voltage AV
DD
, V
DD
= 2.5 V +/-0.2V (unless otherwise stated)
PARAMETER
SYMBOL
Operating Clock Frequency
1
freq
op
Input Clock Duty Cycle
1
d
tin
CONDITIONS
MIN
66
40
TYP
MAX
200
60
UNITS
MHz
%
Clock Stabilization
1
t
STAB
from V
DD
= 2.5V to 1% target
frequency
100
μ
s
1. Guaranteed by design, not 100% tested in production.
Switching Characteristics
T
A
= 0 - 70°C; Supply Voltage V
DD
= 2.5 V +/-0.2V (unless otherwise stated)
PARAMETER
SYMBOL
CONDITIONS
66 MHz
100 - 200 MHz
66 MHz
100 - 200 MHz
CLK_INT to FB_INT
V
T
= 50%
MIN
TYP
MAX
120
75
110
65
150
100
100
50.5
51
UNITS
50
25
50
70
Phase Error
1
Output to output Skew
1
Pulse Skew
1
t
(phase error)
T
skew
T
skewp
-150
ps
ps
ps
V
T
= 50%, 66 MHz to 100 MHz
V
T
= 50%, 101 MHz to 167 MHz
Single-ended 20 - 80 %
Load = 120
/ 12 pF
49.5
49
50
50
1. Guaranteed by design, not 100% tested in production.
2. Refers to transistion on non-inverting output.
3. While the pulse skew is almost constant over frequency, the duty cycle error increases at higher frequencies.
This is due to the formula: duty cycle = t
wH
/ t
C
, where the cycle time (t
C
) decreases as the frequency increases.
Duty Cycle (differential)
1,3
950
ps
%
D
C
Rise Time, Fall Time
1
t
R
, t
F
450
550
Absolute Jitter
1
T
jabs
ps
Cycle to cycle Jitter
1,2
T
cyc-cyc
ps
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PDF描述 |
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參數描述 |
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