參數(shù)資料
型號(hào)： ICS93V855
英文描述： DDR Phase Lock Loop Clock Driver
中文描述： 復(fù)員鎖相環(huán)時(shí)鐘驅(qū)動(dòng)器
文件頁(yè)數(shù)： 2/9頁(yè)
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代理商： ICS93V855
2
ICS93V855
0497B—06/01/04
Pin Descriptions
PIN #
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
PIN NAME
GND
DDRC0
DDRT0
VDD2.5
CLK_INT
CLK_INC
AVDD2.5
AGND
GND
DDRC1
DDRT1
VDD2.5
DDRT2
DDRC2
GND
DDRC3
DDRT3
VDD2.5
GND
PIN TYPE
PWR
OUT
OUT
PWR
IN
IN
PWR
PWR
PWR
OUT
OUT
PWR
OUT
OUT
PWR
OUT
OUT
PWR
PWR
DESCRIPTION
Ground pin.
"Complimentary" Clock of differential pair output.
"True" Clock of differential pair output.
Power supply, nominal 2.5V
"True" reference clock input.
"Complimentary" reference clock input.
2.5V Analog Power pin for Core PLL
Analog Ground pin for Core PLL
Ground pin.
"Complimentary" Clock of differential pair output.
"True" Clock of differential pair output.
Power supply, nominal 2.5V
"True" Clock of differential pair output.
"Complimentary" Clock of differential pair output.
Ground pin.
"Complimentary" Clock of differential pair output.
"True" Clock of differential pair output.
Power supply, nominal 2.5V
Ground pin.
20
FB_INC
IN
Complement single-ended feedback input, provides feedback signal to
internal PLL for synchronization with CLK_INT to eliminate phase error.
21
FB_INT
IN
True single-ended feedback input, provides feedback signal to internal
PLL for synchronization with CLK_INT to eliminate phase error.
22
VDD2.5
PWR
Power supply, nominal 2.5V
True single-ended feedback output, dedicated external feedback. It
switches at the same frequency as other DDR outputs, This output must
be connect to FB_INT.
Complement single-ended feedback output, dedicated external feedback.
It switches at the same frequency as other DDR outputs, This output must
be connect to FB_INC.
Ground pin.
Power supply, nominal 2.5V
"True" Clock of differential pair output.
"Complimentary" Clock of differential pair output.
23
FB_OUTT
OUT
24
FB_OUTC
OUT
25
26
27
28
GND
VDD2.5
DDRT4
DDRC4
PWR
PWR
OUT
OUT
相關(guān)PDF資料
PDF描述
ICS93V850 DDR Phase Lock Loop Clock Driver
ICS93V850YGT DDR Phase Lock Loop Clock Driver
ICS93V857 2.5V Wide Range Frequency Clock Driver (33MHz - 233MHz)
ICS93V857YG-025T 2.5V Wide Range Frequency Clock Driver (33MHz - 233MHz)
ICS93V857YG-125T 2.5V Wide Range Frequency Clock Driver (33MHz - 233MHz)
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
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ICS93V855AGI 功能描述:IC DDR PLL CLOCK DRIVER 28-TSSOP RoHS:否 類(lèi)別:集成電路 (IC) >> 時(shí)鐘/計(jì)時(shí) - 專用 系列:- 標(biāo)準(zhǔn)包裝:28 系列:- 類(lèi)型:時(shí)鐘/頻率發(fā)生器 PLL:是 主要目的:Intel CPU 服務(wù)器 輸入:時(shí)鐘 輸出:LVCMOS 電路數(shù):1 比率 - 輸入:輸出:3:22 差分 - 輸入:輸出:無(wú)/是 頻率 - 最大:400MHz 電源電壓:3.135 V ~ 3.465 V 工作溫度:0°C ~ 85°C 安裝類(lèi)型:表面貼裝 封裝/外殼:64-TFSOP （0.240"，6.10mm 寬） 供應(yīng)商設(shè)備封裝:64-TSSOP 包裝:管件
ICS93V855AGIT 功能描述:IC DDR PLL CLOCK DRIVER 28-TSSOP RoHS:否 類(lèi)別:集成電路 (IC) >> 時(shí)鐘/計(jì)時(shí) - 專用 系列:- 標(biāo)準(zhǔn)包裝:28 系列:- 類(lèi)型:時(shí)鐘/頻率發(fā)生器 PLL:是 主要目的:Intel CPU 服務(wù)器 輸入:時(shí)鐘 輸出:LVCMOS 電路數(shù):1 比率 - 輸入:輸出:3:22 差分 - 輸入:輸出:無(wú)/是 頻率 - 最大:400MHz 電源電壓:3.135 V ~ 3.465 V 工作溫度:0°C ~ 85°C 安裝類(lèi)型:表面貼裝 封裝/外殼:64-TFSOP （0.240"，6.10mm 寬） 供應(yīng)商設(shè)備封裝:64-TSSOP 包裝:管件
ICS93V855AGLF 功能描述:IC DDR PLL CLOCK DRIVER 28-TSSOP RoHS:是 類(lèi)別:集成電路 (IC) >> 時(shí)鐘/計(jì)時(shí) - 專用 系列:- 標(biāo)準(zhǔn)包裝:28 系列:- 類(lèi)型:時(shí)鐘/頻率發(fā)生器 PLL:是 主要目的:Intel CPU 服務(wù)器 輸入:時(shí)鐘 輸出:LVCMOS 電路數(shù):1 比率 - 輸入:輸出:3:22 差分 - 輸入:輸出:無(wú)/是 頻率 - 最大:400MHz 電源電壓:3.135 V ~ 3.465 V 工作溫度:0°C ~ 85°C 安裝類(lèi)型:表面貼裝 封裝/外殼:64-TFSOP （0.240"，6.10mm 寬） 供應(yīng)商設(shè)備封裝:64-TSSOP 包裝:管件
ICS93V855AGLFT 功能描述:IC DDR PLL CLOCK DRIVER 28-TSSOP RoHS:是 類(lèi)別:集成電路 (IC) >> 時(shí)鐘/計(jì)時(shí) - 專用 系列:- 標(biāo)準(zhǔn)包裝:28 系列:- 類(lèi)型:時(shí)鐘/頻率發(fā)生器 PLL:是 主要目的:Intel CPU 服務(wù)器 輸入:時(shí)鐘 輸出:LVCMOS 電路數(shù):1 比率 - 輸入:輸出:3:22 差分 - 輸入:輸出:無(wú)/是 頻率 - 最大:400MHz 電源電壓:3.135 V ~ 3.465 V 工作溫度:0°C ~ 85°C 安裝類(lèi)型:表面貼裝 封裝/外殼:64-TFSOP （0.240"，6.10mm 寬） 供應(yīng)商設(shè)備封裝:64-TSSOP 包裝:管件
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