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參數(shù)資料
| 型號： | ICS951402AGLFT |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁數(shù)： | 3/23頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC TIMING CTRL HUB P4 48-TSSOP |
| 標準包裝： | 1,000 |
| 系列： | TCH™ |
| 類型： | 時鐘/頻率發(fā)生器，多路復用器 |
| PLL： | 是 |
| 主要目的： | Intel CPU，Timing Control Hub? |
| 輸入： | 晶體 |
| 輸出： | 時鐘 |
| 電路數(shù)： | 1 |
| 比率 - 輸入:輸出： | 1:19 |
| 差分 - 輸入:輸出： | 無/是 |
| 頻率 - 最大： | 210MHz |
| 電源電壓： | 3.135 V ~ 3.465 V |
| 工作溫度： | 0°C ~ 70°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 48-TFSOP（0.240"，6.10mm 寬） |
| 供應商設備封裝： | 48-TSSOP |
| 包裝： | 帶卷 (TR) |
| 其它名稱： | 951402AGLFT |
11
Integrated
Circuit
Systems, Inc.
ICS951402
Advance Information
0660—05/05/05
I
2C Table: Output Divider Control Register
Byte 15 Pin #
Name
Control
Function
Type
0
1
PWD
Bit 7
-
SD Div3
RW
X
Bit 6
-
SD Div2
RW
X
Bit 5
-
SD Div1
RW
X
Bit 4
-
SD Div0
SDRAM divider ratio
can be configured
via these 4 bits
individually.
RW
See Table 2: Divider
Ratio Combination
Table
X
Bit 3
-
CPU Div3
RW
X
Bit 2
-
CPU Div2
RW
X
Bit 1
-
CPU Div1
RW
X
Bit 0
-
CPU Div0
CPU divider ratio can
be configured via
these 4 bits
individually.
RW
See Table 2: Divider
Ratio Combination
Table
X
Table 2: CPU, SDRAM, AGP and PCI66 Divider Ratio Combination Table
Divider (3:2)
Bit
00
01
10
11
MSB
1
2
4
8
00
0000
2
0100
4
1000
8
1100
16
01
0001
3
0101
6
1001
12
1101
24
10
0010
5
0110
10
1010
20
1110
40
11
0011
7
0111
14
1011
28
1111
56
Di
v
id
e
r(1
:0
)
LSB
Address
Div
Address
Div
Address
Div
Address
Div
Table 3: PCI33 Divider Ratio Combination Table
Divider (3:2)
Bit
00
01
10
11
MSB
1
2
4
8
00
0000
4
0100
8
1000
16
1100
32
01
0001
3
0101
6
1001
12
1101
24
10
0010
5
0110
10
1010
20
1110
40
11
0011
7
0111
14
1011
28
1111
56
D
ivid
e
r(1
:0
)
LSB
Address
Div
Address
Div
Address
Div
Address
Div
相關PDF資料 |
PDF描述 |
|---|---|
| ICL3241ECV | IC 3DRVR/5RCVR RS232 3V 28-TSSOP |
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相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
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| ICS951402YGLF-T | 制造商:ICS 制造商全稱:ICS 功能描述:Programmable Timing Control Hub for P4 processor |
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