參數(shù)資料
型號： ICS954321YGLF-T
廠商： INTEGRATED DEVICE TECHNOLOGY INC
元件分類： 時鐘產(chǎn)生/分配
英文描述： 400 MHz, PROC SPECIFIC CLOCK GENERATOR, PDSO64
封裝： 6.10 MM, 0.50 MM PITCH, ROHS COMPLIANT, MO-153, TSSOP-64
文件頁數(shù)： 17/19頁
文件大?。?/td> 224K
代理商： ICS954321YGLF-T
7
Integrated
Circuit
Systems, Inc.
ICS954321
1078B—09/20/05
SMBus Table: Output Control Register
Control
Function
Bit 7
CPUCLK2_ITP/SRCCLK10
Enable
Output Enable
RW
1
Bit 6
SRCCLK7 Enable
Output Enable
RW
1
Bit 5
SRCCLK5 Enable
Output Enable
RW
1
Bit 4
SRCCLK4 Enable
Output Enable
RW
1
Bit 3
SRCCLK3 Enable
Output Enable
RW
1
Bit 2
SRCCLK2 Enable
Output Enable
RW
1
Bit 1
SRCCLK1 Enable
Output Enable
RW
1
Bit 0
LCDCLK/SRCCLK0 Enable
Output Enable
RW
1
SMBus Table: Spread and Output Control Register
Control
Function
Bit 7
Test Clock Mode Entry
Test Mode
RW
0
Bit 6
DOT_96MHz Enable
Output Enable
RW
1
Bit 5
USB_48MHz Enable
Output Enable
RW
1
Bit 4
REFOUT Enable
Output Enable
RW
1
Bit 3
LCDCLK Spectrum Mode
Spread Control
RW
1
Bit 2
CPUCLK1
Output Enable
RW
1
Bit 1
CPUCLK0
Output Enable
RW
1
Bit 0
Spread Spectrum Mode
Spread Control for PLL1
RW
0
SMBus Table: Output Control Register
Control
Function
Bit 7
PCICLK3
Output Enable
RW
1
Bit 6
PCICLK2
Output Enable
RW
1
Bit 5
PCICLK1
Output Enable
RW
1
Bit 4
PCICLK0
Output Enable
RW
1
Bit 3
Test Mode Selection
RW
0
Bit 2
PCI_STOP
Stop all PCI clocks
RW
1
Bit 1
PCI_F0 Enable
Output Enable
RW
1
Bit 0
1
SMBus Table: Output Control Register
Control
Function
Bit 7
-
Bit 6
SRCCLK9 Enable
Output Enable
RW
1
Bit 5
SRCCLK8 Enable
Output Enable
RW
1
Bit 4
-
Bit 3
-
Bit 2
-
Bit 1
-
Bit 0
-
SMBus Table:Output Control Register
Control
Function
Bit 7
1
Bit 6
96MHz
Driven in PD
RW
1
Bit 5
REFOUT STRENGTH
Strength Programming
RW
1
Bit 4
1
Bit 3
PCI_F0
Allow assertion of
PCI_STOP# or setting of
PCI_STOP control bit in
SMBus register to stop
PCICLK_F output.
RW
1
Bit 2
CPUCLK2_ITP
RW
1
Bit 1
CPUCLK1
RW
1
Bit 0
CPUCLK0
RW
1
Disable
4
3
-
6
-
64
-
0
Byte 3
Hi-Z
Pin #
Name
Type
Disable
Reserved
0
Disable
Byte 2
Pin #
Name
Type
5
PWD
Enable
1
Enable
Disable
Enable
1
REF/N
Enable
-
Enable
PWD
Disable
38, 37
41, 40
Enable
Type
Free Running
0
1X
Hi-Z
2X
Free Running
Stoppable
Name
-
Allow assertion of
CPU_STOP# to stop
CPUCLK outputs
-
1
Stoppable
Reserved
Driven
Free Running
Reserved
-
Pin #
-
Byte 4
-
PWD
36, 35
Byte 0
Pin #
Name
Type
44, 43
Disable
Enable
01
Disable
Enable
20, 19
18, 17
31, 30
27, 26
25, 24
23, 22
PWD
01
Byte 1
Pin #
Name
Type
Disable
Enable
Disable
OFF
ON
52, 51
-
Enable
Disable
Enable
60
-
49, 48
12
Enable
Disable
Enable
Disable
15, 14
Disable
Enable
Disable
Enable
Disable
Enable
OFF
ON
Disable
Enable
Disable
Enable
Reserved
Enable
Disable
Reserved
相關(guān)PDF資料
PDF描述
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ICS95V847AG-T 95V SERIES, PLL BASED CLOCK DRIVER, 5 TRUE OUTPUT(S), 0 INVERTED OUTPUT(S), PDSO24
ICS95V847AGLF-T 95V SERIES, PLL BASED CLOCK DRIVER, 5 TRUE OUTPUT(S), 0 INVERTED OUTPUT(S), PDSO24
ICS95V847AGLF-T 95V SERIES, PLL BASED CLOCK DRIVER, 5 TRUE OUTPUT(S), 0 INVERTED OUTPUT(S), PDSO24
ICS95V847AG-T 95V SERIES, PLL BASED CLOCK DRIVER, 5 TRUE OUTPUT(S), 0 INVERTED OUTPUT(S), PDSO24
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
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ICS95V157AG 功能描述:IC CLK BUFF 1:10 233MHZ 48-TSSOP RoHS:否 類別:集成電路 (IC) >> 時鐘/計(jì)時 - 時鐘緩沖器，驅(qū)動器 系列:- 標(biāo)準(zhǔn)包裝:74 系列:- 類型:扇出緩沖器（分配） 電路數(shù):1 比率 - 輸入:輸出:1:10 差分 - 輸入:輸出:是/是 輸入:HCSL, LVCMOS, LVDS, LVPECL, LVTTL 輸出:HCSL，LVDS 頻率 - 最大:400MHz 電源電壓:3 V ~ 3.6 V 工作溫度:-40°C ~ 85°C 安裝類型:表面貼裝 封裝/外殼:32-VFQFN 裸露焊盤 供應(yīng)商設(shè)備封裝:32-QFN（5x5） 包裝:管件
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