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參數資料
| 型號： | ICS9DB403DFLFT |
| 廠商： | INTEGRATED DEVICE TECHNOLOGY INC |
| 元件分類： | 時鐘及定時 |
| 英文描述： | 9DB SERIES, PLL BASED CLOCK DRIVER, 4 TRUE OUTPUT(S), 0 INVERTED OUTPUT(S), PDSO28 |
| 封裝： | 0.209 INCH, ROHS COMPLIANT, MO-150, SSOP-28 |
| 文件頁數： | 1/18頁 |
| 文件大?。?/td> | 270K |
| 代理商： | ICS9DB403DFLFT |
ICS9DB403D
IDTTM/ICSTM
Four Output Differential Buffer for PCIe and Gen 1 and Gen 2
ICS9DB403D
REV C
01/16/08
Four Output Differential Buffer for PCIe Gen 1 and Gen 2
DATASHEET
1
STOP
LOGIC
SRC_IN
SRC_IN#
DIF(6,5,2,1)
CONTROL
LOGIC
BYPASS#/PLL
SDATA
SCLK
PD
SPREAD
COMPATIBLE
PLL
4
IREF
OE(6,5,2,1)
4
M
U
X
Description
Output Features
The 9DB403D is a DB400 Version 2.0 Yellow Cover part with PCI
Express support. It can be used in PC or embedded systems to
provide outputs that have low cycle-to-cycle jitter (50ps), low
output-to-output skew (100ps), and are PCI Express Gen I
compliant. The 9DB403D supports a 1 to 8 output configuration,
taking a spread or non spread differential HCSL input from a
CK410(B) main clock such as 954101 and 932S401, or any other
differential HCSL pair. 9DB403D can generate HCSL or LVDS
outputs from 50 to 100MHz in PLL mode or 0 to 400Mhz in
bypass mode. There are two de-jittering modes available
selectable through the HIGH_BW# input pin, high bandwidth
mode provides de-jittering for spread inputs and low bandwidth
mode provides extra de-jittering for non-spread inputs. The PD#,
and individual OE real-time input pinsprovide completely
programmable power management control.
4 - 0.7V current-mode differential output pairs
Supports zero delay buffer mode and fanout mode
Bandwidth programming available
Funtional Block Diagram
Key Specifications
Outputs cycle-cycle jitter < 50ps
Outputs skew: 50ps
50-100 MHz operation in PLL mode
50-400 MHz operation in Bypass mode
Phase jitter: PCIe Gen1 < 86ps peak to peak
Phase jitter: PCIe Gen2 < 3.1ps rms
28-pin SSOP/TSSOP pacakge
Available in RoHS compliant packaging
Features/Benefits
Spread spectrum modulation tolerant, 0 to -0.5% down
spread and +/- 0.25% center spread.
Supports undriven differential outputs in PD# and
SRC_STOP# modes for power management.
Note: Polarities shown for OE_INV = 0.
相關PDF資料 |
PDF描述 |
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