參數(shù)資料
型號(hào)： ICS9DB403DFLFT
廠商： INTEGRATED DEVICE TECHNOLOGY INC
元件分類： 時(shí)鐘及定時(shí)
英文描述： 9DB SERIES, PLL BASED CLOCK DRIVER, 4 TRUE OUTPUT(S), 0 INVERTED OUTPUT(S), PDSO28
封裝： 0.209 INCH, ROHS COMPLIANT, MO-150, SSOP-28
文件頁(yè)數(shù)： 15/18頁(yè)
文件大?。?/td> 270K
代理商： ICS9DB403DFLFT
IDTTM/ICSTM
Four Output Differential Buffer for PCIe Gen 1 and Gen 2
ICS9DB403D
REV C 01/16/008
ICS9DB403D
Four Output Differential Buffer for PCIe for Gen 1 and Gen 2
6
Electrical Characteristics - DIF 0.7V Current Mode Differential Pair
TA = 0 - 70°C; VDD = 3.3 V +/-5%; CL =2pF, RS=33.2, RP=49.9, RREF=475
PARAMETER
SYMBOL
CONDITIONS
MIN
TYP
MAX
UNITS NOTES
Current Source Output
Impedance
Zo
1
VO = Vx
3000
1
Voltage High
VHigh
660
850
1,3
Voltage Low
VLow
-150
150
1,3
Max Voltage
Vovs
1150
1
Min Voltage
Vuds
-300
1
Crossing Voltage (abs)
Vcross(abs)
250
550
mV
1
Crossing Voltage (var)
d-Vcross
Variation of crossing over all
edges
140
mV
1
Long Accuracy
ppm
see Tperiod min-max values
0
ppm1,2
Rise Time
tr
VOL = 0.175V, VOH = 0.525V
175
700
ps
1
Fall Time
tf
VOH = 0.525V VOL = 0.175V
175
700
ps
1
Rise Time Variation
d-tr
125
ps
1
Fall Time Variation
d-tf
125
ps
1
Duty Cycle
dt3
Measurement from differential
wavefrom
45
50
55
%
1
Skew
tsk3
VT = 50%
50
ps
1
PLL mode
40
50
ps1,5
BYPASS mode as additive jitter
15
50
ps1,5
PCIe Gen 1 specs
(pk to pk value)
30
86
ps
1,6,7
PCIe Gen 2 specs
(rms value)
2.6
3.1
ps
1,6,7
PCIe Gen 1 specs
(pk to pk value)
40
86
ps
1,6,7
PCIe Gen 2 specs
(rms value)
2.8
3.1
ps
1,6,7
1Guaranteed by design and characterization, not 100% tested in production.
3I
REF = VDD/(3xRR). For RR = 475 (1%), IREF = 2.32mA. IOH = 6 x IREF and VOH = 0.7V @ ZO=50.
4 Applies to Bypass Mode Only
5 Measured from differential waveform
6 See http://www.pcisig.com for complete specs
7 Device driven by HP81134A Pulse Generator
Statistical measurement on single
ended signal using oscilloscope
math function.
mV
Measurement on single ended
signal using absolute value.
mV
2 All Long Term Accuracy specifications are guaranteed with the assumption that the input clock complies with
CK409/CK410/CK505 accuracy requirements. The 9DB403/803 itself does not contribute to ppm error.
tjphasePLL
Jitter, Cycle to cycle
tjcyc-cyc
tjphasebypass
Jitter, Phase
相關(guān)PDF資料
PDF描述
ICS9DB801YGT 9DB SERIES, PLL BASED CLOCK DRIVER, 8 TRUE OUTPUT(S), 0 INVERTED OUTPUT(S), PDSO48
ICS9DB803DGT 9DB SERIES, PLL BASED CLOCK DRIVER, 8 TRUE OUTPUT(S), 0 INVERTED OUTPUT(S), PDSO48
ICS9FG104YGLFT 400 MHz, PROC SPECIFIC CLOCK GENERATOR, PDSO28
ICS9FG104YGT 400 MHz, PROC SPECIFIC CLOCK GENERATOR, PDSO28
ICS9FG107YGT 400 MHz, PROC SPECIFIC CLOCK GENERATOR, PDSO48
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參數(shù)描述
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ICS9DB423BFLF 功能描述:IC CLK BUFF 4OUT DIFF 28SSOP RoHS:是 類別:集成電路 (IC) >> 時(shí)鐘/計(jì)時(shí) - 專用 系列:PCI Express® (PCIe) 標(biāo)準(zhǔn)包裝:28 系列:- 類型:時(shí)鐘/頻率發(fā)生器 PLL:是 主要目的:Intel CPU 服務(wù)器 輸入:時(shí)鐘 輸出:LVCMOS 電路數(shù):1 比率 - 輸入:輸出:3:22 差分 - 輸入:輸出:無/是 頻率 - 最大:400MHz 電源電壓:3.135 V ~ 3.465 V 工作溫度:0°C ~ 85°C 安裝類型:表面貼裝 封裝/外殼:64-TFSOP （0.240"，6.10mm 寬） 供應(yīng)商設(shè)備封裝:64-TSSOP 包裝:管件
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