參數(shù)資料
型號： ICS9FG107YGLFT
英文描述： Programmable FTG for Differential CPU, PCI Express & SATA Clocks
中文描述： 可編程FTG微分的CPU，PCI Express的
文件頁數(shù)： 3/14頁
文件大?。?/td> 119K
代理商： ICS9FG107YGLFT
3
Integrated
Circuit
Systems, Inc.
ICS9FG107
0863C—11/22/04
Pin Description (Continued)
PIN
#
25
PIN NAME
PIN TYPE
DESCRIPTION
DIF_STOP#
IN
Active low input to stop differential output clocks.
Asynchronous, active high input, with internal 120Kohm pull-up
resistor, to enable spread spectrum functionality.
Select 14.31818 MHz or 25 Mhz input frequency. 1 = 14.31818 MHz,
0 = 25 MHz
Active high input for enabling outputs.
0 = tri-state outputs, 1= enable outputs
0.7V differential complement clock outputs
0.7V differential true clock outputs
Power supply, nominal 3.3V
0.7V differential complement clock outputs
0.7V differential true clock outputs
Active high input for enabling outputs.
0 = tri-state outputs, 1= enable outputs
Ground pin.
Power supply, nominal 3.3V
Active high input for enabling outputs.
0 = tri-state outputs, 1= enable outputs
0.7V differential complement clock outputs
0.7V differential true clock outputs
Power supply, nominal 3.3V
0.7V differential complement clock outputs
0.7V differential true clock outputs
Active high input for enabling outputs.
0 = tri-state outputs, 1= enable outputs
Frequency select latch input pin / 3.3V 66.66MHz clock output.
3.3V input that selects spread mode. This input is not latched at
power up.
0 = Down Spread, 1 = Center Spread
This pin establishes the reference current for the differential current-
mode output pairs. This pin requires a fixed precision resistor tied to
ground in order to establish the appropriate current. 475 ohms is the
standard value.
Ground pin for the PLL core.
3.3V power for the PLL core.
26
*SPREAD
IN
27
**SEL14M_25M#
IN
28
*OE_3
IN
29
30
31
32
33
DIF_3#
DIF_3
VDD
DIF_2#
DIF_2
OUT
OUT
PWR
OUT
OUT
34
**OE_2
IN
35
36
GND
VDD
PWR
PWR
37
**OE_1
IN
38
39
40
41
42
DIF_1#
DIF_1
VDD
DIF_0#
DIF_0
OUT
OUT
PWR
OUT
OUT
43
*OE_0
IN
44
**FS1
I/O
45
*DWNSPRD#
IN
46
IREF
OUT
47
48
Pins preceeded by * have 120 Kohm pull DOWN resistors
Pins preceeded by ** have 120 Kohm pull UP resistors
GNDA
VDDA
PWR
PWR
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PDF描述
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參數(shù)描述
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