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參數(shù)資料
| 型號： | ICS9FG108CGLF |
| 廠商： | INTEGRATED DEVICE TECHNOLOGY INC |
| 元件分類： | 時鐘產(chǎn)生/分配 |
| 英文描述： | 400 MHz, PROC SPECIFIC CLOCK GENERATOR, PDSO48 |
| 封裝： | 6.10 MM WIDTH, 0.50 MM PITCH, ROHS COMPLIANT, MO-153, TSSOP-48 |
| 文件頁數(shù)： | 19/19頁 |
| 文件大?。?/td> | 252K |
| 代理商： | ICS9FG108CGLF |
IDTTM/ICSTM
Frequency Generator for CPU, QPI, FBD, PCIe Gen 2 & SATA
ICS9FG108
REV G 04/06/07
ICS9FG108
Frequency Generator for CPU, QPI, FBD, PCIe Gen 2 & SATA
9
SMBus Table: PLL Frequency Control Register
Pin #
Name
Control Function
Type0
1
PWD
Bit 7
PLL N Div8
N Divider Prog bit 8
RW
X
Bit 6
PLL N Div9
N Divider Prog bit 9
RW
X
Bit 5
PLL M Div5
RW
X
Bit 4
PLL M Div4
RW
X
Bit 3
PLL M Div3
RW
X
Bit 2
PLL M Div2
RW
X
Bit 1
PLL M Div1
RW
X
Bit 0
PLL M Div0
RW
X
SMBus Table: PLL Frequency Control Register
Pin #
Name
Control Function
Type0
1
PWD
Bit 7
PLL N Div7
RW
X
Bit 6
PLL N Div6
RW
X
Bit 5
PLL N Div5
RW
X
Bit 4
PLL N Div4
RW
X
Bit 3
PLL N Div3
RW
X
Bit 2
PLL N Div2
RW
X
Bit 1
PLL N Div1
RW
X
Bit 0
PLL N Div0
RW
X
SMBus Table: PLL Spread Spectrum Control Register
Pin #
Name
Control Function
Type0
1
PWD
Bit 7
PLL SSP7
RW
X
Bit 6
PLL SSP6
RW
X
Bit 5
PLL SSP5
RW
X
Bit 4
PLL SSP4
RW
X
Bit 3
PLL SSP3
RW
X
Bit 2
PLL SSP2
RW
X
Bit 1
PLL SSP1
RW
X
Bit 0
PLL SSP0
RW
X
SMBus Table: PLL Spread Spectrum Control Register
Pin #
Name
Control Function
Type0
1
PWD
Bit 7
0
Bit 6
PLL SSP14
RW
X
Bit 5
PLL SSP13
RW
X
Bit 4
PLL SSP12
RW
X
Bit 3
PLL SSP11
RW
X
Bit 2
PLL SSP10
RW
X
Bit 1
PLL SSP9
RW
X
Bit 0
PLL SSP8
RW
X
-
Spread Spectrum
Programming bit(14:8)
These Spread Spectrum
bits in Byte 13 and 14 will
program the spread
pecentage of PLL
-
Byte 13
-
Reserved
-
Spread Spectrum
Programming bit(7:0)
These Spread Spectrum
bits in Byte 13 and 14 will
program the spread
pecentage of PLL
-
Byte 12
-
N Divider Programming
Byte11 bit(7:0) and Byte10
bit(7:6)
The decimal representation of M
and N Divider in Byte 11 and 12
will configure the PLL VCO
frequency. Default at power up =
latch-in or Byte 0 Rom table.
VCO Frequency = 14.318 x
[NDiv(9:0)+8] / [MDiv(5:0)+2]
-
Byte 11
-
Byte 10
-
The decimal representation of M
and N Divider in Byte 11 and 12
will configure the PLL VCO
frequency. Default at power up =
latch-in or Byte 0 Rom table.
VCO Frequency = 14.318 x
[NDiv(9:0)+8] / [MDiv(5:0)+2]
-
M Divider Programming
bit (5:0)
-
相關PDF資料 |
PDF描述 |
|---|---|
| ICSLV810FIT | 810 SERIES, LOW SKEW CLOCK DRIVER, 10 TRUE OUTPUT(S), 0 INVERTED OUTPUT(S), PDSO20 |
| ICSLV810RILFT | 810 SERIES, LOW SKEW CLOCK DRIVER, 10 TRUE OUTPUT(S), 0 INVERTED OUTPUT(S), PDSO20 |
| ICSLV810FI | 810 SERIES, LOW SKEW CLOCK DRIVER, 10 TRUE OUTPUT(S), 0 INVERTED OUTPUT(S), PDSO20 |
| ICSLV810FIT | 810 SERIES, LOW SKEW CLOCK DRIVER, 10 TRUE OUTPUT(S), 0 INVERTED OUTPUT(S), PDSO20 |
| ICSLV810SIT | 810 SERIES, LOW SKEW CLOCK DRIVER, 10 TRUE OUTPUT(S), 0 INVERTED OUTPUT(S), PDSO20 |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
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| ICS9FG108DFLFT | 功能描述:IC FREQ TIMING GENERATOR 48-SSOP RoHS:是 類別:集成電路 (IC) >> 時鐘/計時 - 專用 系列:PCI Express® (PCIe) 標準包裝:1 系列:- 類型:時鐘/頻率發(fā)生器，多路復用器 PLL:是 主要目的:存儲器，RDRAM 輸入:晶體 輸出:LVCMOS 電路數(shù):1 比率 - 輸入:輸出:1:2 差分 - 輸入:輸出:無/是 頻率 - 最大:400MHz 電源電壓:3 V ~ 3.6 V 工作溫度:0°C ~ 85°C 安裝類型:表面貼裝 封裝/外殼:16-TSSOP（0.173"，4.40mm 寬） 供應商設備封裝:16-TSSOP 包裝:Digi-Reel® 其它名稱:296-6719-6 |
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