參數(shù)資料
型號： ICS9LPR501yGLFT
英文描述： 64-pin CK505 w/Fully Integrated Voltage Regulator
中文描述： 64引腳CK505瓦特/全集成穩(wěn)壓器
文件頁數(shù)： 15/22頁
文件大小： 250K
代理商： ICS9LPR501YGLFT
15
Integrated
Circuit
Systems, Inc.
ICS9LPR501
1118E—08/08/07
Byte 0 FS Readback and PLL Selection Register
Bit
Pin
Name
Description
Type
0
1
Default
7
-
FSLC
CPU Freq. Sel. Bit (Most Significant)
R
See Table 1 : CPU
Frequency Select Table
Latch
6
5
-
-
FSLB
FSLA
CPU Freq. Sel. Bit
R
R
Latch
Latch
CPU Freq. Sel. Bit (Least Significant)
Set via SMBus or dynamically by CK505 if
detects dynamic M1
Reserved
Select source for SRC Main
Select source for SATA clock
1 = on Power Down de-assert return to last known
state
0 = clear all SMBus configurations as if cold
power-on and go to latches open state
This bit is ignored and treated at '1' if device is in
iAMT mode.
4
-
iAMT_EN
RW
Legacy Mode
iAMT Enabled
0
3
2
1
Reserved
SRC_Main_SEL
SATA_SEL
RW
RW
RW
0
0
0
-
-
SRC Main = PLL1
SATA = SRC_Main
SRC Main = PLL3
SATA = PLL2
0
-
PD_Restore
RW
Configuration Not Saved
Configuration Saved
1
Byte 1 DOT96 Select and PLL3 Quick Config Register
Bit
Pin
Name
7
13/14
SRC0_SEL
6
-
PLL1_SSC_SEL
5
PLL3_SSC_SEL
4
PLL3_CF3
3
PLL3_CF2
2
PLL3_CF1
1
PLL3_CF0
0
PCI_SEL
Description
Select SRC0 or DOT96
Select 0.5% down or center SSC
Select 0.5% down or center SSC
PLL3 Quick Config Bit 3
PLL3 Quick Config Bit 2
PLL3 Quick Config Bit 1
PLL3 Quick Config Bit 0
PCI_SEL
Type
RW
RW
RW
RW
RW
RW
RW
RW
0
1
Default
0
0
0
0
0
0
1
1
SRC0
DOT96
Center spread
Center spread
Down spread
Down spread
PCI from PLL1
PCI from SRC_MAIN
Byte 2 Output Enable Register
Bit
Pin
Name
Description
Type
0
1
Default
7
REF_OE
Output enable for REF, if disabled output is
tri-stated
Output enable for USB
Output enable for PCI5
Output enable for PCI4
Output enable for PCI3
Output enable for PCI2
Output enable for PCI1
Output enable for PCI0
RW
Output Disabled
Output Enabled
1
6
5
4
3
2
1
0
USB_OE
PCIF5_OE
PCI4_OE
PCI3_OE
PCI2_OE
PCI1_OE
PCI0_OE
RW
RW
RW
RW
RW
RW
RW
Output Disabled
Output Disabled
Output Disabled
Output Disabled
Output Disabled
Output Disabled
Output Disabled
Output Enabled
Output Enabled
Output Enabled
Output Enabled
Output Enabled
Output Enabled
Output Enabled
1
1
1
1
1
1
1
Byte 3 Output Enable Register
Bit
Pin
7
SRC11_OE
6
SRC10_OE
5
4
SRC8/ITP_OE
3
2
1
0
Name
Description
Type
RW
RW
RW
RW
RW
RW
RW
RW
0
1
Default
1
1
1
1
1
1
1
1
Output enable for SRC11
Output enable for SRC10
Output enable for SRC9
Output enable for SRC8 or ITP
Output enable for SRC7
Output enable for SRC6
Output enable for SRC5
Output enable for SRC4
Output Disabled
Output Disabled
Output Disabled
Output Disabled
Output Disabled
Output Disabled
Output Disabled
Output Disabled
Output Enabled
Output Enabled
Output Enabled
Output Enabled
Output Enabled
Output Enabled
Output Enabled
Output Enabled
SRC9_OE
SRC7_OE
SRC6_OE
SRC5_OE
SRC4_OE
Byte 4 Output Enable and Spread Spectrum Disable Register
Bit
Pin
Name
7
SRC3_OE
6
SATA/SRC2_OE
5
SRC1_OE
4
SRC0/DOT96_OE
3
CPU1_OE
2
CPU0_OE
1
PLL1_SSC_ON
0
PLL3_SSC_ON
Description
Output enable for SRC3
Output enable for SATA/SRC2
Output enable for SRC1
Output enable for SRC0/DOT96
Output enable for CPU1
Output enable for CPU0
Enable PLL1's spread modulation
Enable PLL3's spread modulation
Type
RW
RW
RW
RW
RW
RW
RW
RW
0
1
Default
1
1
1
1
1
1
1
1
Output Disabled
Output Disabled
Output Disabled
Output Disabled
Output Disabled
Output Disabled
Spread Disabled
Spread Disabled
Output Enabled
Output Enabled
Output Enabled
Output Enabled
Output Enabled
Output Enabled
Spread Enabled
Spread Enabled
See Table 2: PLL3 Quick Configuration
Only applies if Byte 0, bit 2 = 0.
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ICS9LPRS142AGLF 制造商:Integrated Device Technology Inc 功能描述:IC CLK GEN PC MAIN 64TSSOP
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