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參數(shù)資料
| 型號(hào)： | IDT5T93GL06PFI |
| 廠商： | INTEGRATED DEVICE TECHNOLOGY INC |
| 元件分類： | 時(shí)鐘及定時(shí) |
| 英文描述： | LOW SKEW CLOCK DRIVER, 6 TRUE OUTPUT(S), 0 INVERTED OUTPUT(S), PQFP32 |
| 封裝： | TQFP-32 |
| 文件頁數(shù)： | 1/16頁 |
| 文件大?。?/td> | 111K |
| 代理商： | IDT5T93GL06PFI |
INDUSTRIALTEMPERATURERANGE
IDT5T93GL06
2.5VLVDS1:6GLITCHLESSCLOCKBUFFERTERABUFFERII
1
GL
G
PD
A1
A2
SEL
OUTPUT
CONTROL
OUTPUT
CONTROL
OUTPUT
CONTROL
OUTPUT
CONTROL
OUTPUT
CONTROL
OUTPUT
CONTROL
Q2
Q1
Q3
Q4
Q5
Q6
1
0
FSEL
OCTOBER 2003
IDT5T93GL06
INDUSTRIAL TEMPERATURE RANGE
2.5V LVDS 1:6 GLITCHLESS
CLOCK BUFFER
TERABUFFER II
DESCRIPTION:
TheIDT5T93GL062.5Vdifferentialclockbufferisauser-selectablediffer-
entialinputtosixLVDSoutputs. ThefanoutfromadifferentialinputtosixLVDS
outputsreducesloadingontheprecedingdriverandprovidesanefficientclock
distributionnetwork. TheIDT5T93GL06canactasatranslatorfromadifferential
HSTL, eHSTL, LVEPECL (2.5V), LVPECL (3.3V), CML, or LVDS input to
LVDS outputs. A single-ended 3.3V / 2.5V LVTTL input can also be used to
translatetoLVDSoutputs. Theredundantinputcapabilityallowsforaglitchless
change-over from a primary clock source to a secondary clock source up to
650MHz. SelectableinputsarecontrolledbySEL. Duringtheswitchover,the
outputwilldisablelowforuptothreeclockcyclesofthepreviously-selectedinput
clock. The outputs will remain low for up to three clock cycles of the newly-
selectedclock,afterwhichtheoutputswillstartfromthenewly-selectedinput.
AFSELpinhasbeenimplementedtocontroltheswitchoverincaseswherea
clocksourceisabsentorisdriventoDClevelsbelowtheminimumspecifications.
The IDT5T93GL06 outputs can be asynchronously enabled/disabled.
Whendisabled,theoutputswilldrivetothevalueselectedbytheGLpin. Multiple
power and grounds reduce noise.
The IDT logo is a registered trademark of Integrated Device Technology, Inc.
2003 Integrated Device Technology, Inc.
DSC-6183/7
FEATURES:
Guaranteed Low Skew < 25ps (max)
Very low duty cycle distortion < 100ps (max)
High speed propagation delay < 2ns (max)
Up to 800MHz operation
Glitchless input clock switching up to 650MHz
Selectable inputs
Hot insertable and over-voltage tolerant inputs
3.3V / 2.5V LVTTL, HSTL, eHSTL, LVEPECL (2.5V), LVPECL (3.3V),
CML, or LVDS input interface
Selectable differential inputs to six LVDS outputs
Power-down mode
2.5V VDD
Available in TQFP and VFQFPN packages
APPLICATIONS:
Clock distribution
FUNCTIONAL BLOCK DIAGRAM
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PDF描述 |
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| IDT5T93GL161PFGI8 | 5T SERIES, LOW SKEW CLOCK DRIVER, 16 TRUE OUTPUT(S), 0 INVERTED OUTPUT(S), PQFP64 |
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