參數(shù)資料
型號(hào)： IDT5V9352PFI8
廠商： INTEGRATED DEVICE TECHNOLOGY INC
元件分類(lèi)： 時(shí)鐘及定時(shí)
英文描述： 5V SERIES, PLL BASED CLOCK DRIVER, 11 TRUE OUTPUT(S), 0 INVERTED OUTPUT(S), PQFP32
封裝： TQFP-32
文件頁(yè)數(shù)： 7/10頁(yè)
文件大?。?/td> 95K
代理商： IDT5V9352PFI8
6
INDUSTRIALTEMPERATURERANGE
IDT5V9352
3.3V/2.5V PHASE-LOCK LOOP CLOCK DRIVER ZERO DELAY BUFFER
DC ELECTRICAL CHARACTERISTICS
TA = –40°C to +85°C, VCC = 2.5V ± 5%
NOTES:
1. For conditions shown as Min. or Max., use the appropriate value specified under recommended operating conditions.
2. Inputs have pull-down resistors affecting the input current.
3. Icc is the DC current consumption of the device with all outputs open in High-Impedance state and the inputs in its default state (or open).
Parameter
Description
Test Conditions
Min.
Typ.(1)
Max.
Unit
VIH
Input HIGH Level
LVCMOS
1.7
VCC + 0.3
V
VIL
Input LOW Level
LVCMOS
–0.3
0.7
V
VOH
HIGH Level Output Voltage
IOH = –15mA
1.8
V
VOL
LOW Level Output Voltage
IOL = 15mA
0.6
V
ZOUT
OutputImpedance
17 - 20
Ω
II(2)
InputCurrent
VI = VCC or GND
±200
A
ICC(3)
Maximum Quiescent Supply Current
1mA
ICCA
PLL Supply Current
25
mA
INPUT TIMING REQUIREMENTS
TA = –40°C to +85°C, VCC = 2.5V ± 5%
NOTES:
1. Maximum and minimum input reference is limited by the VCO clock range and the feedback divider.
2. In PLL bypass mode, the 5V9352 divides the input reference clock.
Symbol
Description
Min.
Max.
Unit
÷4feedback
50
100
REF
ReferenceCLKinput(1)
÷6feedback
33.3
66.6
MHz
÷8feedback
25
50
÷12feedback
16.67
33.3
Reference CLK input in PLL bypass mode(2)
250
d H
Input clock duty cycle
25
75
%
tR, tF
Maximum input rise and fall times, 0.8V to 2V
1ns
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