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參數(shù)資料
| 型號： | IDT5V994JI8 |
| 廠商： | INTEGRATED DEVICE TECHNOLOGY INC |
| 元件分類： | 時鐘及定時 |
| 英文描述： | 5V SERIES, PLL BASED CLOCK DRIVER, 8 TRUE OUTPUT(S), 0 INVERTED OUTPUT(S), PQCC32 |
| 封裝： | PLASTIC, LCC-32 |
| 文件頁數(shù)： | 2/9頁 |
| 文件大?。?/td> | 80K |
| 代理商： | IDT5V994JI8 |
2
INDUSTRIALTEMPERATURERANGE
IDT5V994
3.3V PROGRAMMABLE SKEW PLL CLOCK DRIVER TURBOCLOCK PLUS
PIN CONFIGURATIONS
NOTE:
1. Stresses beyond those listed under ABSOLUTE MAXIMUM RATINGS may cause
permanent damage to the device. These are stress ratings only, and functional
operation of the device at these or any other conditions above those indicated in the
operational sections of this specification is not implied. Exposure to absolute-
maximum-rated conditions for extended periods may affect device reliability.
ABSOLUTE MAXIMUM RATINGS(1)
Symbol
Description
Max
Unit
VDDQ, VDD Supply Voltage to Ground–0.5 to +4.6
V
VI
DC Input Voltage
–0.5 to VDD+0.5
V
REF Input Voltage
–0.5 to +5.5
V
Maximum Power Dissipation, TA = 85°C
0.8
W
TSTG
Storage Temperature Range
–65 to +150
° C
NOTE:
1. Capacitance applies to all inputs except TEST, FS, and nF[1:0].
CAPACITANCE(TA=+25°C,f=1MHz,V
IN
= 0V)
Parameter
Description
Typ.
Max.
Unit
CIN
InputCapacitance
5
7
pF
TQFP
TOP VIEW
5
6
7
8
9
10
11
12
13
29
28
27
26
25
24
23
22
21
3F1
4F0
4F1
PE
V DDQ
4Q 1
4Q 0
GN D
2F0
sO E
1F1
1F0
1Q 0
1Q 1
GN D
4
3
2
1
32
31
30
14
15
16
17
18
19
20
3
F
0
R
E
F
G
N
D
T
E
S
T
2
F
1
3
Q
1
3
Q
0
F
B
2
Q
1
2
Q
0
V
D
Q
V
D
Q
V DDQ
V
D
V
D
PROGRAMMABLESKEW
Output skew with respect to the REF input is adjustable to compensate
for PCB trace delays, backplane propagation delays or to accommodate
requirements for special timing relationships between clocked compo-
nents. Skew is selectable as a multiple of a time unit tU which is of the
order of a nanosecond (see PLL Programmable Skew Range and Resolution
Table). There are nine skew configurations available for each output
pair. These configurations are chosen by the nF1:0 control pins. In order
to minimize the number of control pins, 3-level inputs (HIGH-MID-LOW)
are used, they are intended for but not restricted to hard-wiring. Undriven
3-level inputs default to the MID level. Where programmable skew is
not a requirement, the control pins can be left open for the zero skew
default setting. The Control Summary Table shows how to select specific
skew taps by using the nF1:0 control pins.
PLCC
TOP VIEW
32
3
F
0
31
V
D
30
V
D
29
R
E
F
26
2
F
1
28
27
G
N
D
T
E
S
T
25
2
F
0
9
3
Q
1
10
3
Q
0
11
V
D
Q
12
F
B
15
2
Q
0
13
14
2
Q
1
V
D
Q
16
G
N
D
1
2
3
4
5
6
7
8
3F1
4F0
4F1
PE
VDDQ
4Q 1
4Q 0
GND
24
23
22
21
20
19
18
17
sO E
1F1
1F0
1Q 0
1Q 1
GND
VDDQ
GND
相關PDF資料 |
PDF描述 |
|---|---|
| IDT7217L16J8 | 16-BIT, DSP-MULTIPLIER, PQCC68 |
| IDT73201L20LB | 16-BIT, DSP-PIPELINE REGISTER, CQCC52 |
| IDT73201L15LB | 16-BIT, DSP-PIPELINE REGISTER, CQCC52 |
| IDT7321L20LB | 16-BIT, DSP-PIPELINE REGISTER, CQCC52 |
| IDT73720PQF8 | 73 SERIES, 16-BIT EXCHANGER, TRUE OUTPUT, PQFP80 |
相關代理商/技術參數(shù) |
參數(shù)描述 |
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| IDT5V9950PFGI8 | 功能描述:IC CLK DVR PLL 1:8 200MHZ 32TQFP RoHS:是 類別:集成電路 (IC) >> 時鐘/計時 - 時鐘發(fā)生器，PLL，頻率合成器 系列:TurboClock™ II JR 標準包裝:1,000 系列:- 類型:時鐘/頻率合成器，扇出分配 PLL:- 輸入:- 輸出:- 電路數(shù):- 比率 - 輸入:輸出:- 差分 - 輸入:輸出:- 頻率 - 最大:- 除法器/乘法器:- 電源電壓:- 工作溫度:- 安裝類型:表面貼裝 封裝/外殼:56-VFQFN 裸露焊盤 供應商設備封裝:56-VFQFP-EP（8x8） 包裝:帶卷 (TR) 其它名稱:844S012AKI-01LFT |
| IDT5V9950PFI | 功能描述:IC CLK DVR PLL 1:8 200MHZ 32TQFP RoHS:否 類別:集成電路 (IC) >> 時鐘/計時 - 時鐘發(fā)生器，PLL，頻率合成器 系列:TurboClock™ II JR 標準包裝:1,000 系列:Precision Edge® 類型:時鐘/頻率合成器 PLL:無 輸入:CML，PECL 輸出:CML 電路數(shù):1 比率 - 輸入:輸出:2:1 差分 - 輸入:輸出:是/是 頻率 - 最大:10.7GHz 除法器/乘法器:無/無 電源電壓:2.375 V ~ 3.6 V 工作溫度:-40°C ~ 85°C 安裝類型:表面貼裝 封裝/外殼:16-VFQFN 裸露焊盤，16-MLF? 供應商設備封裝:16-MLF?（3x3） 包裝:帶卷 (TR) 其它名稱:SY58052UMGTRSY58052UMGTR-ND |
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