參數(shù)資料
型號(hào)： IDT7025L25GB
廠商： INTEGRATED DEVICE TECHNOLOGY INC
元件分類： DRAM
英文描述： 150V N-Channel MOSFET
中文描述： 8K X 16 DUAL-PORT SRAM, 25 ns, CPGA84
封裝： CERAMIC, PGA-84
文件頁(yè)數(shù)： 15/20頁(yè)
文件大?。?/td> 294K
代理商： IDT7025L25GB
IDT7025S/L
HIGH-SPEED 8K x 16 DUAL-PORT STATIC RAM
MILITARY AND COMMERCIAL TEMPERATURE RANGES
6.16
15
WAVEFORM OF INTERRUPT TIMING
(1)
TRUTH TABLES
TRUTH TABLE III — INTERRUPT FLAG
(1)
Left Port
R/
W
L
CE
L
OE
L
A
0L
-A
12L
L
L
X
X
X
X
X
X
X
X
L
L
Right Port
OE
R
INT
L
R/
W
R
X
X
L
X
CE
R
A
0R
-A
12R
INT
X
1FFF
1FFE
X
R
L
(2)
H
(3)
X
X
Function
1FFF
X
X
1FFE
X
X
X
L
L
X
X
L
X
X
Set Right
INT
R
Flag
Reset Right
INT
R
Flag
Set Left
INT
L
Flag
Reset Left
INT
L
Flag
L
(3)
H
(2)
NOTES:
1. Assumes
BUSY
L
=
BUSY
R
= V
IH
.
2. If
BUSY
L
= V
IL
, then no change.
3. If
BUSY
R
= V
IL
, then no change.
4.
INT
R and
INT
L
must be initialized at power-up.
2683 tbl 17
2683 drw 17
ADDR
"A"
INTERRUPT SET ADDRESS
CE
"A"
R/
W
"A"
t
AS
t
WC
t
WR
(3)
(4)
t
INS(3)
INT
"B"
(2)
2683 drw 18
ADDR
"B"
INTERRUPT CLEAR ADDRESS
CE
"B"
OE
"B"
t
AS
t
RC
(3)
t
INR(3)
INT
"B"
(2)
NOTES:
1. All timing is the same for left and right ports. Port “A” may be either the left or right port. Port “B” is the port opposite from “A”.
2. See Interrupt Flag truth table.
3. Timing depends on which enable signal (
CE
or R/
W
) is asserted last.
4. Timing depends on which enable signal (
CE
or R/
W
) is de-asserted first.
相關(guān)PDF資料
PDF描述
IDT7025L25J 30V N-Channel PowerTrench MOSFET
IDT7025L25JB 300V N-Channel MOSFET; Package: TO-3PF; No of Pins: 3; Container: Rail
IDT7025L25PF 280V N-Channel MOSFET; ; No of Pins: 3; Container: Rail
IDT7025L25PFB 250V N-Channel MOSFET; ; No of Pins: 3; Container: Rail
IDT7025S 280V N-Channel MOSFET; ; No of Pins: 3; Container: Rail
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參數(shù)描述
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