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參數(shù)資料
| 型號： | IDT70261S |
| 廠商： | Integrated Device Technology, Inc. |
| 英文描述： | HIGH-SPEED 16K x 16 DUAL-PORT STATIC RAM WITH INTERRUPT |
| 中文描述： | 高速16K的× 16 DUAL-PORT靜態(tài)RAM的中斷 |
| 文件頁數(shù)： | 6/19頁 |
| 文件大?。?/td> | 171K |
| 代理商： | IDT70261S |
6.42
IDT70261S/L
High-Speed 16K x 16 Dual-Port Static RAM with Interrupt Industrial and Commercial Temperature Ranges
NOTES:
1. Transition is measured 0mV fromLow or High-impedance voltage with Output Test Load (Figure 2).
2. This parameter is guaranteed by device characterization, but is not production tested.
3. To access RAM
CE
= V
IL
and
SEM
= V
IH
. To access semaphore,
CE
= V
IH
and
SEM
= V
IL
.
4. 'X' in part numbers indicates power rating (S or L).
,&3,
&#'#()##*+
<!
70261X15
Com'l Only
70261X20
Com'l & Ind
70261X25
Com'l & Ind
Unit
Symbol
Parameter
Mn.
Max.
Mn.
Max.
Mn.
Max.
READ CYCLE
t
RC
Read Cycle Time
15
____
20
____
25
____
ns
t
AA
Address Access Time
____
15
____
20
____
25
ns
t
ACE
Chip Enable Access Time
(3)
____
15
____
20
____
25
ns
t
ABE
Byte Enable Access Time
(3)
____
15
____
20
____
25
ns
t
AOE
Output Enable Access Time
____
10
____
12
____
13
ns
t
OH
Output Hold fromAddress Change
3
____
3
____
3
____
ns
t
LZ
Output Low-Z Time
(1,2)
3
____
3
____
3
____
ns
t
HZ
Output High-Z Time
(1,2)
____
10
____
12
____
15
ns
t
PU
Chip Enable to Power Up Time
(2)
0
____
0
____
0
____
ns
t
PD
Chip Disable to Power Down Time
(2)
____
15
____
20
____
25
ns
t
SOP
Semaphore Flag Update Pulse (
or
)
10
____
10
____
12
____
ns
t
SAA
Semaphore Address Access Time
____
15
____
20
____
25
ns
3039 tbl 12a
70261X35
Com'l & Ind
70261X55
Com'l & Ind
Unit
Symbol
Parameter
Mn.
Max.
Mn.
Max.
READ CYCLE
t
RC
Read Cycle Time
35
____
55
____
ns
t
AA
Address Access Time
____
35
____
55
ns
t
ACE
Chip Enable Access Time
(3)
____
35
____
55
ns
t
ABE
Byte Enable Access Time
(3)
____
35
____
55
ns
t
AOE
Output Enable Access Time
____
20
____
30
ns
t
OH
Output Hold fromAddress Change
3
____
3
____
ns
t
LZ
Output Low-Z Time
(1,2)
3
____
3
____
ns
t
HZ
Output High-Z Time
(1,2)
____
15
____
25
ns
t
PU
Chip Enable to Power Up Time
(2)
0
____
0
____
ns
t
PD
Chip Disable to Power Down Time
(2)
____
35
____
50
ns
t
SOP
Semaphore Flag Update Pulse (
or
)
15
____
15
____
ns
t
SAA
Semaphore Address Access Time
____
35
____
55
ns
3039 tbl 12b
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| IDT70261S15PF | HIGH-SPEED 16K x 16 DUAL-PORT STATIC RAM WITH INTERRUPT |
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| IDT70261S20PFI | HIGH-SPEED 16K x 16 DUAL-PORT STATIC RAM WITH INTERRUPT |
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參數(shù)描述 |
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