參數(shù)資料
型號: IDT70V27L25PFI
廠商: INTEGRATED DEVICE TECHNOLOGY INC
元件分類: DRAM
英文描述: HIGH-SPEED 3.3V 32K x 16 DUAL-PORT STATIC RAM
中文描述: 32K X 16 DUAL-PORT SRAM, 25 ns, PQFP100
封裝: 14 X 14 MM, 1.40 MM HEIGHT, TQFP-100
文件頁數(shù): 9/22頁
文件大?。?/td> 192K
代理商: IDT70V27L25PFI
Commercial and Industrial Temperature Range
IDT 70V27S/L
High-Speed 3.3V 32K x 16 Dual-Port Static RAM
9
0(8:(8
'-1;<
!B"@$
NOTES:
1. Transition is measured 0mV fromLow or High-impedance voltage with Output Test Load (Figure 2).
2. This parameter is guaranteed by device characterization, but is not production tested.
3. To access RAM
CE
= V
IL
and
SEM
= V
IH
. To access semaphore,
CE
= V
IH
and
SEM
= V
IL
.
4. 'X' in part numbers indicates power rating (S or L).
5. Refer to Chip Enable Truth Table.
6. Industrial temperature: for other speeds, packages and powers contact your sales office.
70V27X15
Com'l Only
70V27X20
Com'l Only
70V27X25
Com'l Only
Unit
Symbol
Parameter
Min.
Max.
Min.
Max.
Min.
Max.
READ CYCLE
t
RC
Read Cycle Time
15
____
20
____
25
____
ns
t
AA
Address Access Time
____
15
____
20
____
25
ns
t
ACE
Chip Enable Access Time
(3)
____
15
____
20
____
25
ns
t
ABE
Byte Enable Access Time
(3)
____
15
____
20
____
25
ns
t
AOE
Output Enable Access Time
____
10
____
12
____
15
ns
t
OH
Output Hold fromAddress Change
3
____
3
____
3
____
ns
t
LZ
Output Low-Z Time
(1,2)
3
____
3
____
3
____
ns
t
HZ
Output High-Z Time
(1,2)
____
12
____
12
____
15
ns
t
PU
Chip Enable to Power Up Time
(2,5)
0
____
0
____
0
____
ns
t
PD
Chip Disable to Power Down Time
(2,5)
____
15
____
20
____
25
ns
t
SOP
Semaphore Flag Update Pulse (
OE
or
SEM
)
10
____
10
____
15
____
ns
t
SAA
Semaphore Address Access Time
____
15
____
20
____
35
ns
3603 tbl 12a
70V27X35
Com'l & Ind
70V27X55
Com'l Only
Unit
Symbol
Parameter
Min.
Max.
Min.
Max.
READ CYCLE
t
RC
Read Cycle Time
35
____
55
____
ns
t
AA
Address Access Time
____
35
____
55
ns
t
ACE
Chip Enable Access Time
(3)
____
35
____
55
ns
t
ABE
Byte Enable Access Time
(3)
____
35
____
55
ns
t
AOE
Output Enable Access Time
____
20
____
30
ns
t
OH
Output Hold fromAddress Change
3
____
3
____
ns
t
LZ
Output Low-Z Time
(1,2)
3
____
3
____
ns
t
HZ
Output High-Z Time
(1,2)
____
20
____
25
ns
t
PU
Chip Enable to Power Up Time
(2,5)
0
____
0
____
ns
t
PD
Chip Disable to Power Down Time
(2,5)
____
45
____
50
ns
t
SOP
Semaphore Flag Update Pulse (
OE
or
SEM
)
15
____
15
____
ns
t
SAA
Semaphore Address Access Time
____
45
____
65
ns
3603 tbl 12b
相關(guān)PDF資料
PDF描述
IDT70V27S55BF HIGH-SPEED 3.3V 32K x 16 DUAL-PORT STATIC RAM
IDT70V27S55BFI HIGH-SPEED 3.3V 32K x 16 DUAL-PORT STATIC RAM
IDT70V27S55G HIGH-SPEED 3.3V 32K x 16 DUAL-PORT STATIC RAM
IDT70V27S55GI HIGH-SPEED 3.3V 32K x 16 DUAL-PORT STATIC RAM
IDT70V28L HIGH-SPEED 3.3V 64K x 16 DUAL-PORT STATIC RAM
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