參數(shù)資料
型號(hào)： IDT70V9179L6PFI
廠商： Integrated Device Technology, Inc.
英文描述： HIGH-SPEED 3.3V 64/32K x 9 SYNCHRONOUS PIPELINED DUAL-PORT STATIC RAM
中文描述： 高速3.3 64/32K × 9同步流水線雙端口靜態(tài)RAM
文件頁數(shù)： 7/17頁
文件大小： 305K
代理商： IDT70V9179L6PFI
6.42
IDT70V9189/79L
High-Speed 64/32K x 9 Dual-Port Synchronous Pipelined Static RAM Industrial and Commercial Temperature Ranges
AC Electrical Characteristics Over the Operating Temperature Range
(Read and Write Cycle Timing)
(3)
(V
DD
= 3.3V ± 0.3V, T
A
= 0°C to +70°C)
7
NOTES:
1. Transition is measured 0mV from Low or High-impedance voltage with the Output Test Load (Figure 2). This parameter is guaranteed
characterization, but is not production tested.
2. The Pipelined output parameters (t
CYC2
, t
CD2
) apply to either or both the Left and Right ports when
FT
/PIPE = V
IH
. Flow-through parameters (t
CYC1
, t
CD1
) apply
when
FT
/PIPE = V
IL
for that port.
3. All input signals are synchronous with respect to the clock except for the asynchronous Output Enable (
OE
),
FT
/PIPE
R
, and
FT
/PIPE
L
.
by device
70V9189/79L6
Com'l Only
70V9189/79L7
Com'l Only
70V9189/79L9
Com'l & Ind
70V9189/79L12
Com'l Only
Symbol
Parameter
Min.
Max.
Min.
Max.
Min.
Max.
Min.
Max.
Unit
t
CYC1
Clock Cycle Time (Flow-Through)
(2)
19
____
22
____
25
____
30
____
ns
t
CYC2
Clock Cycle Time (Pipelined)
(2)
10
____
12
____
15
____
20
____
ns
t
CH1
Clock High Time (Flow-Through)
(2)
6.5
____
7.5
____
12
____
12
____
ns
t
CL1
Clock Low Time (Flow-Through)
(2)
6.5
____
7.5
____
12
____
12
____
ns
t
CH2
Clock High Time (Pipelined)
(2)
4
____
5
____
6
____
8
____
ns
t
CL2
Clock Low Time (Pipelined)
(2)
4
____
5
____
6
____
8
____
ns
t
R
Clock Rise Time
____
3
____
3
____
3
____
3
ns
t
F
Clock Fall Time
____
3
____
3
____
3
____
3
ns
t
SA
Address Setup Time
3.5
____
4
____
4
____
4
____
ns
t
HA
Address Hold Time
0
____
0
____
1
____
1
____
ns
t
SC
Chip Enable Setup Time
3.5
____
4
____
4
____
4
____
ns
t
HC
Chip Enable Hold Time
0
____
0
____
1
____
1
____
ns
t
SW
R/W Setup Time
3.5
____
4
____
4
____
4
____
ns
t
HW
R/W Hold Time
0
____
0
____
1
____
1
____
ns
t
SD
Input Data Setup Time
3.5
____
4
____
4
____
4
____
ns
t
HD
Input Data Hold Time
0
____
0
____
1
____
1
____
ns
t
SAD
ADS
Setup Time
3.5
____
4
____
4
____
4
____
ns
t
HAD
ADS
Hold Time
0
____
0
____
1
____
1
____
ns
t
SCN
CNTEN
Setup Time
3.5
____
4
____
4
____
4
____
ns
t
HCN
CNTEN
Hold Time
0
____
0
____
1
____
1
____
ns
t
SRST
CNTRST
Setup Time
3.5
____
4
____
4
____
4
____
ns
t
HRST
CNTRST
Hold Time
0
____
0
____
1
____
1
____
ns
t
OE
Output Enable to Data Valid
____
6.5
____
9
____
12
____
12
ns
t
OLZ
Output Enable to Output Low-Z
(1)
2
____
2
____
2
____
2
____
ns
t
OHZ
Output Enable to Output High-Z
(1)
1
7
1
7
1
7
1
7
ns
t
CD1
Clock to Data Valid (Flow-Through)
(2)
____
15
____
18
____
20
____
25
ns
t
CD2
Clock to Data Valid (Pipelined)
(2)
____
6.5
____
7.5
____
9
____
12
ns
t
DC
Data Output Hold After Clock High
2
____
2
____
2
____
2
____
ns
t
CKHZ
Clock High to Output High-Z
(1)
2
9
2
9
2
9
2
9
ns
t
CKLZ
Clock High to Output Low-Z
(1)
2
____
2
____
2
____
2
____
ns
Port-to-Port Delay
t
CWDD
Write Port Clock High to Read Data Delay
____
24
____
28
____
35
____
40
ns
t
CCS
Clock-to-Clock Setup Time
____
9
____
10
____
15
____
15
ns
4860 tbl 11
相關(guān)PDF資料
PDF描述
IDT70V9279S9PRF HIGH-SPEED 3.3V 32K x 16 SYNCHRONOUS DUAL-PORT STATIC RAM
IDT70V9269S9PRF HIGH-SPEED 3.3V 32K x 16 SYNCHRONOUS DUAL-PORT STATIC RAM
IDT70V9279S9PRFI HIGH-SPEED 3.3V 32K x 16 SYNCHRONOUS DUAL-PORT STATIC RAM
IDT70V9269S9PRFI HIGH-SPEED 3.3V 32K x 16 SYNCHRONOUS DUAL-PORT STATIC RAM
IDT70V9279S7PRF HIGH-SPEED 3.3V 32K x 16 SYNCHRONOUS DUAL-PORT STATIC RAM
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