參數(shù)資料
型號(hào)： IDT71P74204S200BQ
廠商： INTEGRATED DEVICE TECHNOLOGY INC
元件分類(lèi)： DRAM
英文描述： 18Mb Pipelined QDR II SRAM Burst of 4
中文描述： 2M X 8 QDR SRAM, 0.45 ns, PBGA165
封裝： 13 X 15 MM, 1 MM PITCH, FBGA-165
文件頁(yè)數(shù)： 13/22頁(yè)
文件大?。?/td> 592K
代理商： IDT71P74204S200BQ
6.42
13
IDT71P74204 (2M x 8-Bit), 71P74104 (2M x 9-Bit), 71P74804 (1M x 18-Bit) 71P74604 (512K x 36-Bit) Advance Information
18 Mb QDR II SRAM Burst of 4 Commercial Temperature Range
AC Electrical Characteristics
(V
DD
= 1.8 ± 100mV, V
DDQ
= 1.4V to 1.9V,T
A
= 0 TO 70°C)
(3,8)
Symbol
Parameter
333MHz
300MHz
250MHz
200MHz
167MHz
Unit
Notes
Min.
Max
Min.
Max
Min.
Max
Min.
Max
Min.
Max
Clock Parameters
t
KHKH
Average clock cycle time (K
,
K
,C,C)
3.00
3.47
3.30
5.25
4.00
6.30
5.00
7.88
6.00
8.40
ns
t
KC var
Cycle to Cycle Period Jitter (K,
K
,C,
C
)
-
0.20
-
0.20
-
0.20
-
0.20
-
0.20
ns
1,5
t
KHKL
Clock High Time (K,
K
,C,
C
)
1.20
-
1.32
-
1.60
-
2.00
-
2.40
-
ns
9
t
KLKH
Clock LOW Time (K,
K
,C,
C
)
1.20
-
1.32
-
1.60
-
2.00
-
2.40
-
ns
9
t
KH
K
H
Clock to
clock
(K
→
K
,C
→
C
)
1.35
-
1.49
-
1.80
-
2.20
-
2.70
-
ns
10
t
K
HKH
Cock
to clock (
K
→
K,
C
→
C)
1.35
-
1.49
-
1.80
-
2.20
-
2.70
-
ns
10
t
KHCH
Clock to data clock (K
→
C,
K
→
C
)
0.00
1.30
0.00
1.45
0.00
1.80
0.00
2.30
0.00
2.80
ns
t
KC lock
DLL lock time (K, C)
1024
-
1024
-
1024
-
1024
-
1024
-
cycles
2
t
KC reset
K statc to DLL reset
30
-
30
-
30
-
30
-
30
-
ns
Output Parameters
t
CHQV
C,
C
HIGH to output valid
-
0.45
-
0.45
-
0.45
-
0.45
-
0.50
ns
3
t
CHQX
C,
C
HIGH to output hold
-0.45
-
-0.45
-
-0.45
-
-0.45
-
-0.50
-
ns
3
t
CHCQV
C,
C
HIGH to echo clock valid
-
0.45
-
0.45
-
0.45
-
0.45
-
0.50
ns
3
t
CHCQX
C,
C
HIGH to echo clock hold
-0.45
-
-0.45
-
-0.45
-
-0.45
-
-0.50
-
ns
3
t
CQHQV
CQ,
CQ
HIGH to output valid
-
0.25
-
0.27
-
0.30
-
0.35
-
0.40
ns
t
CQHQX
CQ,
CQ
HIGH to output hold
-0.25
-
-0.27
-
-0.30
-
-0.35
-
-0.40
-
ns
t
CHQZ
C HIGH to output High-Z
-
0.45
-
0.45
-
0.45
-
0.45
-
0.50
ns
3,4,5
t
CHQX1
C HIGH to output Low-Z
-0.45
-
-0.45
-
-0.45
-
-0.45
-
-0.50
-
ns
3,4,5
Set-Up Times
t
AVKH
Address valid to K,
K
rising edge
0.40
-
0.40
-
0.50
-
0.60
-
0.70
-
ns
6
t
IVKH
Control inputs valid to K,
K
rising edge
0.40
-
0.40
-
0.50
-
0.60
-
0.70
-
ns
7
t
DVKH
Date-in valid to K,
K
rising edge
0.30
-
0.30
-
0.35
-
0.40
-
0.50
-
ns
Hold Times
t
KHAX
K,
K
rising edge to address hold
0.40
-
0.40
-
0.50
-
0.60
-
0.70
-
ns
6
t
KHIX
K,
K
rising edge to control inputs hold
0.40
-
0.40
-
0.50
-
0.60
-
0.70
-
ns
7
t
KHDX
K,
K
rising edge to data-in hold
0.30
-
0.30
-
0.35
-
0.40
-
0.50
-
ns
6111 tbl 11
NOTES:
1. Cycle to cycle period jitter is the variance fromclock rising edge to the next expected clock rising edge, as defined per JEDEC Standard No.65 (EIA/JESD65) pg.10
2. V
dd
slew rate must be less than 0.1V DC per 50 ns for DLL lock retention. DLL lock time begins once Vdd and input clock are stable.
3. If C,
C
are tied High, K,
K
become the references for C,
C
timng parameters.
4. To avoid bus contention, at a given voltage and temperature
tCHQX
1
is bigger than tCHQZ.
The specs as shown do not imply bus contention because tCHQX1 is a MIN parameter that is worse case at totally different test conditions
(0°C, 1.9V) than tCHQZ, which is a MAX parameter (worst case at 70°C, 1.7V)
It is not possible for two SRAMs on the same board to be at such different voltage and temperature.
5. This parameter is guaranteed by device characterization, but not production tested.
6. All address inputs must meet the specified setup and hold times for all latching clock edges.
7. Control signals are
R
,
W
,
BW
0
,
BW
1
and (
NW
0
,
NW
1
, for x8) and (
BW
2
,
BW
3
also for x36)
8. During production testing, the case temperature equals T
A.
9.
Clock High Time (tKHKL) and Clock Low Time (tKLKH) should be within 40% to 60% of the cycle time (tKHKH).
10. Clock to
clock
time (tKH
K
H) and
Clock
to clock time (t
K
HKH) should be within 45% to 55% of the cycle time (tKHKH).
相關(guān)PDF資料
PDF描述
IDT71P74204S250BQ 18Mb Pipelined QDR II SRAM Burst of 4
IDT71P74204S300BQ 18Mb Pipelined QDR II SRAM Burst of 4
IDT71P74204S333BQ 18Mb Pipelined QDR II SRAM Burst of 4
IDT71P74604 18Mb Pipelined QDR II SRAM Burst of 4
IDT71P74604S167BQ 18Mb Pipelined QDR II SRAM Burst of 4
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
IDT71P74604S167BQ 功能描述:IC SRAM 18MBIT 167MHZ 165FBGA RoHS:否 類(lèi)別:集成電路 (IC) >> 存儲(chǔ)器 系列:- 標(biāo)準(zhǔn)包裝:378 系列:- 格式 - 存儲(chǔ)器:閃存 存儲(chǔ)器類(lèi)型:FLASH 存儲(chǔ)容量:8M（1M x 8，512K x 16） 速度:110ns 接口:并聯(lián) 電源電壓:2.7 V ~ 3.6 V 工作溫度:-40°C ~ 85°C 封裝/外殼:48-CBGA 供應(yīng)商設(shè)備封裝:48-CBGA（7x7） 包裝:托盤(pán)
IDT71P74604S167BQ8 功能描述:IC SRAM 18MBIT 167MHZ 165FBGA RoHS:否 類(lèi)別:集成電路 (IC) >> 存儲(chǔ)器 系列:- 標(biāo)準(zhǔn)包裝:378 系列:- 格式 - 存儲(chǔ)器:閃存 存儲(chǔ)器類(lèi)型:FLASH 存儲(chǔ)容量:8M（1M x 8，512K x 16） 速度:110ns 接口:并聯(lián) 電源電壓:2.7 V ~ 3.6 V 工作溫度:-40°C ~ 85°C 封裝/外殼:48-CBGA 供應(yīng)商設(shè)備封裝:48-CBGA（7x7） 包裝:托盤(pán)
IDT71P74604S167BQG 功能描述:IC SRAM 18MBIT 167MHZ 165FBGA RoHS:是 類(lèi)別:集成電路 (IC) >> 存儲(chǔ)器 系列:- 標(biāo)準(zhǔn)包裝:378 系列:- 格式 - 存儲(chǔ)器:閃存 存儲(chǔ)器類(lèi)型:FLASH 存儲(chǔ)容量:8M（1M x 8，512K x 16） 速度:110ns 接口:并聯(lián) 電源電壓:2.7 V ~ 3.6 V 工作溫度:-40°C ~ 85°C 封裝/外殼:48-CBGA 供應(yīng)商設(shè)備封裝:48-CBGA（7x7） 包裝:托盤(pán)
IDT71P74604S167BQG8 功能描述:IC SRAM 18MBIT 167MHZ 165FBGA RoHS:是 類(lèi)別:集成電路 (IC) >> 存儲(chǔ)器 系列:- 標(biāo)準(zhǔn)包裝:378 系列:- 格式 - 存儲(chǔ)器:閃存 存儲(chǔ)器類(lèi)型:FLASH 存儲(chǔ)容量:8M（1M x 8，512K x 16） 速度:110ns 接口:并聯(lián) 電源電壓:2.7 V ~ 3.6 V 工作溫度:-40°C ~ 85°C 封裝/外殼:48-CBGA 供應(yīng)商設(shè)備封裝:48-CBGA（7x7） 包裝:托盤(pán)
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