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參數(shù)資料
| 型號： | IDT71V256SA15PZI |
| 廠商： | INTEGRATED DEVICE TECHNOLOGY INC |
| 元件分類： | DRAM |
| 英文描述： | LOW POWER 3.3V CMOS FAST SRAM 256K (32K x 8-BIT) |
| 中文描述： | 32K X 8 CACHE SRAM, 15 ns, PDSO28 |
| 封裝： | 0.300 INCH, TSOP1-28 |
| 文件頁數(shù)： | 6/6頁 |
| 文件大?。?/td> | 67K |
| 代理商： | IDT71V256SA15PZI |
6
IDT71V256SA
3.3V CMOS STATIC RAM 256K (32K x 8-BIT)
INDUSTRIAL AND COMMERCIAL TEMPERATURE RANGES
TIMING WAVEFORM OF WRITE CYCLE NO. 2 (
CS
CONTROLLED TIMING)
(1, 2, 3, 4)
NOTES:
1.
WE
or
CS
must be HIGH during all address transitions.
2. A write occurs during the overlap of a LOW
CS
and a LOW
WE
.
3. t
WR
is measured from the earlier of
CS
or
WE
going HIGH to the end of the write cycle.
4. If the
CS
LOW transition occurs simultaneously with or after the
WE
LOW transition, the outputs remain in a high-impedance state.
5. If
OE
is LOW during a
WE
controlled write cycle, the write pulse width must be the larger of t
WP
or (t
WHZ
+ t
DW
) to allow the I/O drivers to turn off and data
to be placed on the bus for the required t
DW
. If
OE
is HIGH during a
WE
controlled write cycle, this requirement does not apply and the write pulse can
be as short as the spectified t
WP.
ORDERING INFORMATION - COMMERCIAL
CS
DATA
IN
ADDRESS
WE
WR
t
3101 drw 10
t
AW
t
DW
t
WC
t
CW
t
DH
AS
t
(5)
DATA VALID
300 mil SOJ (SO28-5)
300 mil Plastic DIP (P28-2)
TSOP Type I (SO28-8)
SA
Power
XX
Speed
X
Package
X
Process/
Temperature
Range
Blank
Commercial (0
°
C to +70
°
C)
Y
TP
PZ
IDT71V256
10
12
15
20
Speed in nanoseconds
3101 drw 11
300 mil SOJ (SO28-5)
TSOP Type I (SO28-8)
SA
Power
XX
Speed
X
Package
X
Process/
Temperature
Range
I
Industrial (-40
°
C to +85
°
C)
Y
PZ
IDT71V256
15
Speed in nanoseconds
3101 drw 12
ORDERING INFORMATION - INDUSTRIAL
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PDF描述 |
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