參數(shù)資料
型號： IDT71V3556S100BQG
廠商： INTEGRATED DEVICE TECHNOLOGY INC
元件分類： DRAM
英文描述： 128K x 36, 256K x 18 3.3V Synchronous ZBT SRAMs 3.3V I/O, Burst Counter Pipelined Outputs
中文描述： 128K X 36 ZBT SRAM, 5 ns, PBGA165
封裝： 13 X 15 MM, ROHS COMPLIANT, FBGA-165
文件頁數(shù)： 12/28頁
文件大?。?/td> 1010K
代理商： IDT71V3556S100BQG
6.42
12
IDT71V3556, IDT71V3558, 128K x 36, 256K x 18, 3.3V Synchronous SRAMS with
ZBT
Feature, 3.3V I/O, Burst Counter, and Pipelined Outputs Commercial and Industrial Temperature Ranges
Burst Read Operation
(1)
CEN
BW
x
Burst Write Operation
(1)
Write Operation
(1)
NOTES:
1. H = High; L = Low; X = Dont Care; Z = High Impedance..
2.
CE
= L is defined as
CE
1
= L,
CE
2
= L and CE
2
= H.
CE
= H is defined as
CE
1
= H,
CE
2
= H or CE
2
= L.
NOTES:
1. H = High; L = Low; X = Dont Care; Z = High Impedance.
2.
CE
= L is defined as
CE
1
= L,
CE
2
= L and CE
2
= H.
CE
= H is defined as
CE
1
= H,
CE
2
= H or CE
2
= L.
NOTES:
1. H = High; L = Low; X = Dont Care; = Dont Know; Z = High Impedance.
2.
CE
= L is defined as
CE
1
= L,
CE
2
= L and CE
2
= H.
CE
= H is defined as
CE
1
= H,
CE
2
= H or CE
2
= L.
Cycle
Address
R/
W
ADV/
LD
CE
(2)
OE
I/O
Comments
n
A
0
H
L
L
L
X
X
X
Address and Control meet setup
n+1
X
X
H
X
L
X
X
X
Clock Setup Valid, Advance Counter
n+2
X
X
H
X
L
X
L
Q
0
Address A
0
Read Out, Inc. Count
n+3
X
X
H
X
L
X
L
Q
0+1
Address A
0+1
Read Out, Inc. Count
n+4
X
X
H
X
L
X
L
Q
0+2
Address A
0+2
Read Out, Inc. Count
n+5
A
1
H
L
L
L
X
L
Q
0+3
Address A
0+3
Read Out, Load A
1
n+6
X
X
H
X
L
X
L
Q
0
Address A
0
Read Out, Inc. Count
n+7
X
X
H
X
L
X
L
Q
1
Address A
1
Read Out, Inc. Count
n+8
A
2
H
L
L
L
X
L
Q
1+1
Address A
1+1
Read Out, Load A
2
5281 tbl 14
Cycle
Address
R/
W
ADV/
LD
CE
(2)
CEN
BW
x
OE
I/O
Comments
n
A
0
L
L
L
L
L
X
X
Address and Control meet setup
n+1
X
X
X
X
L
X
X
X
Clock Setup Valid
n+2
X
X
X
X
L
X
X
D
0
Write to Address A
0
5281 tbl 15
Cycle
Address
R/
W
ADV/
LD
CE
(2)
CEN
BW
x
OE
I/O
Comments
n
A
0
L
L
L
L
L
X
X
Address and Control meet setup
n+1
X
X
H
X
L
L
X
X
Clock Setup Valid, Inc. Count
n+2
X
X
H
X
L
L
X
D
0
Address A
0
Write, Inc. Count
n+3
X
X
H
X
L
L
X
D
0+1
Address A
0+1
Write, Inc. Count
n+4
X
X
H
X
L
L
X
D
0+2
Address A
0+2
Write, Inc. Count
n+5
A1
L
L
L
L
L
X
D
0+3
Address A
0+3
Write, Load A
1
n+6
X
X
H
X
L
L
X
D
0
Address A
0
Write, Inc. Count
n+7
X
X
H
X
L
L
X
D
1
Address A
1
Write, Inc. Count
n+8
A
2
L
L
L
L
L
X
D
1+1
Address A
1+1
Write, Load A
2
5281 tbl 16
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PDF描述
IDT71V3556S100BQGI 128K x 36, 256K x 18 3.3V Synchronous ZBT SRAMs 3.3V I/O, Burst Counter Pipelined Outputs
IDT71V3556S100PFGI 128K x 36, 256K x 18 3.3V Synchronous ZBT SRAMs 3.3V I/O, Burst Counter Pipelined Outputs
IDT71V3556S133BGGI 128K x 36, 256K x 18 3.3V Synchronous ZBT SRAMs 3.3V I/O, Burst Counter Pipelined Outputs
IDT71V3556S133BQG 128K x 36, 256K x 18 3.3V Synchronous ZBT SRAMs 3.3V I/O, Burst Counter Pipelined Outputs
IDT71V3556S133BQGI 128K x 36, 256K x 18 3.3V Synchronous ZBT SRAMs 3.3V I/O, Burst Counter Pipelined Outputs
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