參數(shù)資料
型號(hào)： IDT71V3559SA75BG
廠商： INTEGRATED DEVICE TECHNOLOGY INC
元件分類： DRAM
英文描述： 128K x 36, 256K x 18, 3.3V Synchronous ZBT SRAMs 3.3V I/O, Burst Counter, Flow-Through Outputs
中文描述： 256K X 18 ZBT SRAM, 7.5 ns, PBGA119
封裝： 14 X 22 MM, PLASTIC, BGA-119
文件頁數(shù)： 12/28頁
文件大?。?/td> 996K
代理商： IDT71V3559SA75BG
6.42
12
IDT71V3557, IDT71V3559, 128K x 36, 256K x 18, 3.3V Synchronous SRAMs with
ZBT Feature, 3.3V I/O, Burst Counter, and Flow-Through Outputs Commercial and Industrial Temperature Ranges
Read Operation
(1)
CEN
BW
x
Burst Write Operation
(1)
Burst Read Operation
(1)
Write Operation
(1)
NOTES:
1. H = High; L = Low; X = Dont Care; Z = High Impedance.
2.
CE
2
timng transition is identical to
CE
1
signal. CE
2
timng transition is identical but inverted to the
CE
1
and
CE
2
signals.
NOTES:
1. H = High; L = Low; X = Dont Care; Z = High Impedance.
2.
CE
2
timng transition is identical to
CE
1
signal. CE
2
timng transition is identical but inverted to the
CE
1
and
CE
2
signals.
NOTES:
1. H = High; L = Low; X = Dont Care; Z = High Impedance.
2.
CE
2
timng transition is identical to
CE
1
signal. CE
2
timng transition is identical but inverted to the
CE
1
and
CE
2
signals.
NOTES:
1. H = High; L = Low; X = Dont Care; Z = High Impedance.
2.
CE
2
timng transition is identical to
CE
1
signal. CE
2
timng transition is identical but inverted to the
CE
1
and
CE
2
signals.
Cycle
Address
R/
W
ADV/
LD
CE
1
(2)
OE
I/O
Comments
n
A
0
H
L
L
L
X
X
X
Address and Control meet setup
n+1
X
X
X
X
X
X
L
Q
0
Contents of Address A
0
Read Out
5282 tbl 13
Cycle
Address
R/
W
ADV/
LD
CE
1
(2)
CEN
BW
x
OE
I/O
Comments
n
A
0
H
L
L
L
X
X
X
Address and Control meet setup
n+1
X
X
H
X
L
X
L
Q
0
Address A
0
Read Out, Inc. Count
n+2
X
X
H
X
L
X
L
Q
0+1
Address A
0+1
Read Out, Inc. Count
n+3
X
X
H
X
L
X
L
Q
0+2
Address A
0+2
Read Out, Inc. Count
n+4
X
X
H
X
L
X
L
Q
0+3
Address A
0+3
Read Out, Load A
1
n+5
A
1
H
L
L
L
X
L
Q
0
Address A
0
Read Out, Inc. Count
n+6
X
X
H
X
L
X
L
Q
1
Address A
1
Read Out, Inc. Count
n+7
A
2
H
L
L
L
X
L
Q
1+1
Address A
1+1
Read Out, Load A
2
5282 tbl 14
Cycle
Address
R/
W
ADV/
LD
CE
1
(2)
CEN
BW
x
OE
I/O
Comments
n
A
0
L
L
L
L
L
X
X
Address and Control meet setup
n+1
X
X
X
X
L
X
X
D
0
Write to Address A
0
5282 tbl 15
Cycle
Address
R/
W
ADV/
LD
CE
1
(2)
CEN
BW
x
OE
I/O
Comments
n
A
0
L
L
L
L
L
X
X
Address and Control meet setup
n+1
X
X
H
X
L
L
X
D
0
Address A
0
Write, Inc. Count
n+2
X
X
H
X
L
L
X
D
0+1
Address A
0+1
Write, Inc. Count
n+3
X
X
H
X
L
L
X
D
0+2
Address A
0+2
Write, Inc. Count
n+4
X
X
H
X
L
L
X
D
0+3
Address A
0+3
Write, Load A
1
n+5
A
1
L
L
L
L
L
X
D
0
Address A
0
Write, Inc. Count
n+6
X
X
H
X
L
L
X
D
1
Address A
1
Write, Inc. Count
n+7
A
2
L
L
L
L
L
X
D
1+1
Address A
1+1
Write, Load A
2
5282 tbl 16
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PDF描述
IDT71V3557S85BG 128K x 36, 256K x 18, 3.3V Synchronous ZBT SRAMs 3.3V I/O, Burst Counter, Flow-Through Outputs
IDT71V3557S85BGI 128K x 36, 256K x 18, 3.3V Synchronous ZBT SRAMs 3.3V I/O, Burst Counter, Flow-Through Outputs
IDT71V3559S 128K x 36, 256K x 18, 3.3V Synchronous ZBT SRAMs 3.3V I/O, Burst Counter, Flow-Through Outputs
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