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參數(shù)資料
| 型號： | IDT72201L10PFG8 |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁數(shù)： | 2/14頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC FIFO 256X9 SYNC 10NS 32-TQFP |
| 標準包裝： | 2,000 |
| 系列： | 7200 |
| 功能： | 同步 |
| 存儲容量： | 2.3K（256 x 9） |
| 數(shù)據(jù)速率： | 100MHz |
| 訪問時間： | 11.5ns |
| 電源電壓： | 4.5 V ~ 5.5 V |
| 工作溫度： | 0°C ~ 70°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 32-LQFP |
| 供應商設(shè)備封裝： | 32-TQFP（7x7） |
| 包裝： | 帶卷 (TR) |
| 其它名稱： | 72201L10PFG8 |
COMMERCIALANDINDUSTRIAL
TEMPERATURERANGES
IDT72421/72201/72211/72221/72231/72241/72251 CMOS SyncFIFO
64 x 9, 256 x 9, 512 x 9, 1,024 x 9, 2,048 x 9, 4,096 x 9 and 8,192 x 9
10
Figure 8. Full Flag Timing
Figure 9. Empty Flag Timing
NOTE:
1. When tSKEW1
≥ minimum specification, tFRL maximum = tCLK + tSKEW1
When tSKEW1
< minimum specification, tFRL maximum = 2tCLK + tSKEW1 or tCLK+ tSKEW1
The Latency Timings apply only at the Empty Boundary (EF = LOW).
NOTE:
1. Only one of the two write enable inputs, WEN1 or WEN2, needs to go inactive to inhibit writes to the FIFO.
tSKEW1
tDS
tSKEW1
tENH
NEXT DATA READ
DATA READ
WCLK
D0 - D8
FF
WEN1
WEN2
(If Applicable)
RCLK
REN1,
REN2
Q0 - Q8
tWFF
tENS
DATA IN OUTPUT REGISTER
OE LOW
NO WRITE
2655 drw 10
tA
tENS
(1)
tENS
(1)
tENH
NO WRITE
tA
tDS
DATA WRITE 1
tENS
tENH
tENS
tENH
tENS
tENH
tENS
tENH
DATA WRITE 2
WCLK
D0 - D8
RCLK
EF
REN1,
REN2
OE
Q0 - Q8
DATA READ
tSKEW1
(1)
tFRL
tFFL
DATA IN OUTPUT REGISTER
(1)
tSKEW1
LOW
WEN2
(If Applicable)
tREF
WEN1
2655 drw 11
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