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參數(shù)資料
| 型號： | IDT72261L12TF |
| 廠商： | INTEGRATED DEVICE TECHNOLOGY INC |
| 元件分類： | DRAM |
| 英文描述： | CMOS SUPERSYNC FIFOO 16,384 x 9, 32,768 x 9 |
| 中文描述： | 16K X 9 OTHER FIFO, 9 ns, PQFP64 |
| 封裝： | STQFP-64 |
| 文件頁數(shù)： | 23/30頁 |
| 文件大?。?/td> | 388K |
| 代理商： | IDT72261L12TF |
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23
IDT72261/72271 SyncFIFO
16,384 x 9, 32,768 x 9
MILITARY AND COMMERCIAL TEMPERATURE RANGES
WCLK
WEN
PAF
RCLK
REN
t
ENH
t
CLKH
t
CLKL
(3)
t
PAF
3036 drw 18
t
ENS
t
ENH
t
ENS
D - (m+1) words in
FIFO memory
t
PAF
D - m words in
FIFO memory
(1,2)
t
SKEW2
1
2
1
2
D-(m+1)
Words in
FIFO
memory
NOTES:
1.
PAF
offset = m, D = 16,384 for IDT72261, 32,768 words for IDT72271.
2. Data in the output register does not count as a "word in FIFO memory". Since, in FWFT mode, the first word written to an empty FIFO goes unrequested
to the output register (no read operation necessary), it is not included in the FIFO memory count.
3. t
SKEW2
is the minimum time between a rising RCLK edge and a rising WCLK edge for
PAF
to go HIGH (after one WCLK cycle plus t
PAF
). If the time between
the rising edge of RCLK and the rising edge of WCLK is less than t
SKEW2
, then the
PAF
deassertion time may be delayed an extra WCLK cycle.
Figure 15. Programmable Almost Full Flag Timing (IDT Standard and FWFT modes)
NOTES:
1. D = maximum FIFO depth = 16,384 for IDT72261, 32,768 words for IDT72271.
Figure 16. Half - Full Flag Timing (IDT Standard and FWFT modes)
WCLK
WEN
HF
RCLK
REN
t
CLKH
t
CLKL
t
ENS
t
ENH
D/2 + 1 words
D/2 words
t
HF
t
HF
t
ENS
3036 drw 19
D/2 words
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PDF描述 |
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