參數資料
型號: IDT72T36125L6BBI
廠商: Integrated Device Technology, Inc.
英文描述: 2.5 VOLT HIGH-SPEED TeraSyncTM FIFO 36-BIT CONFIGURATIONS
中文描述: 2.5伏高速TeraSyncTM FIFO的36位配置
文件頁數: 39/57頁
文件大小: 556K
代理商: IDT72T36125L6BBI
39
COMMERCIAL AND INDUSTRIAL
TEMPERATURE RANGES
IDT72T3645/55/65/75/85/95/105/115/125 2.5V TeraSync
36-BIT FIFO
1K x 36, 2K x 36, 4K x 36, 8K x 36, 16K x 36, 32K x 36, 64K x 36, 128K x 36 and 256K x 36
Figure 13. Read Cycle and Read Chip Select (IDT Standard Mode)
RCLK
REN
1
2
5907 drw 18
RCS
Q0 - Qn
WCLK
WEN
Dn
t
ENS
LAST DATA
D
x
t
ENS
t
ENS
t
ENS
EF
t
A
t
REF
t
REF
t
RCSLZ
LAST DATA-1
t
RCSHZ
t
RCSLZ
t
A
t
RCSHZ
t
SKEW1
(1)
t
ENH
t
ENS
t
DH
t
DS
t
ENH
NOTES:
1. t
SKEW1
is the mnimumtime between a rising WCLK edge and a rising RCLK edge to guarantee that
EF
will go HIGH (after one RCLK cycle plus t
REF
). If the time between the
rising edge of WCLK and the rising edge of RCLK is less than t
SKEW1
, then
EF
deassertion may be delayed one extra RCLK cycle.
2.
LD
= HIGH.
3. First data word latency = t
SKEW1
+ 1*T
RCLK
+ t
REF.
4.
OE
is LOW.
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PDF描述
IDT72T51253L6BBI 2.5V MULTI-QUEUE FLOW-CONTROL DEVICES (32 QUEUES) 36 BIT WIDE CONFIGURATION 1,179,648 bits and 2,359,296 bits
IDT72T51253L5BBI 2.5V MULTI-QUEUE FLOW-CONTROL DEVICES (32 QUEUES) 36 BIT WIDE CONFIGURATION 1,179,648 bits and 2,359,296 bits
IDT72T51253L6BB 2.5V MULTI-QUEUE FLOW-CONTROL DEVICES (32 QUEUES) 36 BIT WIDE CONFIGURATION 1,179,648 bits and 2,359,296 bits
IDT72T51233 2.5V MULTI-QUEUE FLOW-CONTROL DEVICES (32 QUEUES) 36 BIT WIDE CONFIGURATION 1,179,648 bits and 2,359,296 bits
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參數描述
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