IDT72V36100/72V36110 3.3V HIGH DENSITY SUPERSYNC IITM <" />
參數(shù)資料
型號(hào): IDT72V36110L10PF
廠(chǎng)商: IDT, Integrated Device Technology Inc
文件頁(yè)數(shù): 27/48頁(yè)
文件大小: 0K
描述: IC FIFO SYNC 131KX36 10NS 128QFP
標(biāo)準(zhǔn)包裝: 36
系列: 72V
功能: 同步
存儲(chǔ)容量: 4.7M(131K x 36)
數(shù)據(jù)速率: 166MHz
訪(fǎng)問(wèn)時(shí)間: 10ns
電源電壓: 3.15 V ~ 3.45 V
工作溫度: 0°C ~ 70°C
安裝類(lèi)型: 表面貼裝
封裝/外殼: 128-LQFP
供應(yīng)商設(shè)備封裝: 128-TQFP(14x20)
包裝: 托盤(pán)
產(chǎn)品目錄頁(yè)面: 1255 (CN2011-ZH PDF)
其它名稱(chēng): 72V36110L10PF
800-1530
33
COMMERCIAL AND INDUSTRIAL
TEMPERATURE RANGES
IDT72V36100/72V36110 3.3V HIGH DENSITY SUPERSYNC IITM 36-BIT FIFO
65,536 x 36 and 131,072 x 36
OCTOBER 22, 2008
NOTES:
1. If the part is empty at the point of Retransmit, the empty flag (
EF) will be updated based on RCLK (Retransmit clock cycle), valid data will also appear on the output.
2.
OE = LOW.
3. W1 = first word written to the FIFO after Master Reset, W2 = second word written to the FIFO after Master Reset.
4. No more than D - 2 may be written to the FIFO between Reset (Master or Partial) and Retransmit setup. Therefore,
FF will be HIGH throughout the Retransmit setup procedure.
D = 65,536 for the IDT72V36100 and 131,072 for the IDT72V36110.
5. There must be at least two words written to the FIFO before a Retransmit operation can be invoked.
6. RM is set LOW during MRS.
Figure 13. Zero Latency Retransmit Timing (IDT Standard Mode)
tRTS
tENH
6117 drw18
tA
tENS
Wx
WCLK
RCLK
REN
RT
EF
PAF
HF
PAE
Q0 - Qn
tSKEW2
12
1
W3(3)
tPAFS
tHF
tPAES
Wx+1
2
W4
WEN
tENS
tENH
tA
3
tA
W2(3)
W1(3)
相關(guān)PDF資料
PDF描述
IDT72V3611L15PF IC FIFO SYNC 64X36 15NS 120-TQFP
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參數(shù)描述
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