IDT72V36100/72V36110 3.3V HIGH DENSITY SUPERSYNC IITM <" />
參數資料
型號: IDT72V36110L10PF
廠商: IDT, Integrated Device Technology Inc
文件頁數: 28/48頁
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描述: IC FIFO SYNC 131KX36 10NS 128QFP
標準包裝: 36
系列: 72V
功能: 同步
存儲容量: 4.7M(131K x 36)
數據速率: 166MHz
訪問時間: 10ns
電源電壓: 3.15 V ~ 3.45 V
工作溫度: 0°C ~ 70°C
安裝類型: 表面貼裝
封裝/外殼: 128-LQFP
供應商設備封裝: 128-TQFP(14x20)
包裝: 托盤
產品目錄頁面: 1255 (CN2011-ZH PDF)
其它名稱: 72V36110L10PF
800-1530
34
COMMERCIAL AND INDUSTRIAL
TEMPERATURE RANGES
IDT72V36100/72V36110 3.3V HIGH DENSITY SUPERSYNC IITM 36-BIT FIFO
65,536 x 36 and 131,072 x 36
OCTOBER 22, 2008
Figure 15. Serial Loading of Programmable Flag Registers (IDT Standard and FWFT Modes)
NOTE:
1. X = 15 for the IDT72V36100 and X = 16 for the IDT72V36110.
NOTES:
1. If the part is empty at the point of Retransmit, the output ready flag (
OR) will be updated based on RCLK (Retransmit clock cycle), valid data will also appear on the output.
2. No more than D - 2 words may be written to the FIFO between Reset (Master or Partial) and Retransmit setup. Therefore,
IR will be LOW throughout the Retransmit setup procedure.
D = 65,537 for the IDT72V36100 and 131,073 for the IDT72V36110.
3.
OE = LOW.
4. W1, W2, W3 = first, second and third words written to the FIFO after Master Reset.
5. There must be at least two words written to the FIFO before a Retransmit operation can be invoked.
6. RM is set LOW during MRS.
Figure 14. Zero Latency Retransmit Timing (FWFT Mode)
WCLK
SEN
SI
6117 drw20
tENH
tENS
tLDS
LD
tDS
BIT 0
EMPTY OFFSET
BIT X
BIT 0
FULL OFFSET
(1)
tENH
BIT X
(1)
tLDH
tDH
tLDH
tRTS
tENH
6117 drw19
tENS
Wx
WCLK
RCLK
REN
RT
OR
PAF
HF
PAE
Q0 - Qn
tSKEW2
12
1
tPAFS
tHF
tPAES
Wx+1
2
W3
WEN
tENS
W2
(4)
4
5
tENH
W4
tA
W5
tA
(4)
3
tA
W1
相關PDF資料
PDF描述
IDT72V3611L15PF IC FIFO SYNC 64X36 15NS 120-TQFP
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