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參數(shù)資料
| 型號： | IDT72V815L10PF8 |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁數(shù)： | 15/26頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC FIFO SYNC 512X18 10NS 128QFP |
| 標(biāo)準(zhǔn)包裝： | 1,000 |
| 系列： | 72V |
| 功能： | 異步，同步 |
| 存儲容量： | 9.2K（512 x 18） |
| 數(shù)據(jù)速率： | 100MHz |
| 訪問時(shí)間： | 10ns |
| 電源電壓： | 3 V ~ 3.6 V |
| 工作溫度： | 0°C ~ 70°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 128-LQFP |
| 供應(yīng)商設(shè)備封裝： | 128-TQFP（14x20） |
| 包裝： | 帶卷 (TR) |
| 其它名稱： | 72V815L10PF8 |
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22
IDT72V805/72V815/72V825/72V835/72V845
3.3 V CMOS DUAL SyncFIFO 256 x 18, 512 x 18, 1,024 x 18, 4,096 x 18
COMMERCIAL AND INDUSTRIAL
TEMPERATURE RANGES
FEBRUARY 11, 2009
NOTES:
1. tSKEW1 is the minimum time between a rising WCLK edge and a rising RCLK edge to guarantee that
EF will go HIGH after one RCLK cycle plus tREF. If the time between the rising
edge of WCLK and the rising edge of RCLK is less than tSKEW1. then the
EF deassertion may be delayed an extra RCLK cycle.
2.
LD = HIGH
3. Select this mode by setting (
FL, RXI, WXI) = (0,1,0) or (1,1,0) during Reset.
Figure 26. Read Cycle Timing with Double Register-Buffered
EF
EF (IDT Standard Timing)
NO OPERATION
RCLK
REN
EF
tCLKL
tENH
tREF
LAST WORD
tA
tOLZ
tOE
Q0 - Q17
OE
WCLK
(1)
WEN
4295 drw 26
D0 - D17
tENS
tENH
tDS
FIRST WORD
tOHZ
12
tCLK
tCLKH
tREF
tSKEW1
tDH
W1
W2
W4
W[n +2]
W[n+3]
WCLK
WEN
D0
- D17
RCLK
tDH
tDS
tSKEW1
REN
Q0
- Q17
tDS
tA
tREF
OR
W1
DATA IN OUTPUT REGISTER
(1)
W3
1
2
3
tENH
tREF
4295 drw 27
tENS
NOTES:
1. tSKEW1 is the minimum time between a rising WCLK edge and a rising RCLK edge for
OR to go HIGH during the current cycle. If the time between the rising edge of WLCK and the
rising edge of RCLK is less than tSKEW1, then the
OR deassertion may be delayed one extra RCLK cycle.
2.
LD = HIGH, OE = LOW
3. Select this mode by setting (
FL, RXI, WXI) = (0,0,1) or (1,0,1) during Reset.
Figure 27.
OR
OR Flag Timing and First Word Fall Through when FIFO is Empty (FWFT mode)
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PDF描述 |
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