參數(shù)資料
型號(hào)： IDT72V845L15PF8
廠商： IDT, Integrated Device Technology Inc
文件頁(yè)數(shù)： 13/26頁(yè)
文件大?。?/td> 0K
描述： IC FIFO SYNC 4096X18 128QFP
標(biāo)準(zhǔn)包裝： 1,000
系列： 72V
功能： 異步，同步
存儲(chǔ)容量： 72K（4K x 18）
數(shù)據(jù)速率： 67MHz
訪(fǎng)問(wèn)時(shí)間： 15ns
電源電壓： 3 V ~ 3.6 V
工作溫度： 0°C ~ 70°C
安裝類(lèi)型： 表面貼裝
封裝/外殼： 128-LQFP
供應(yīng)商設(shè)備封裝： 128-TQFP（14x20）
包裝： 帶卷 (TR)
其它名稱(chēng)： 72V845L15PF8
20
IDT72V805/72V815/72V825/72V835/72V845
3.3 V CMOS DUAL SyncFIFO 256 x 18, 512 x 18, 1,024 x 18, 4,096 x 18
COMMERCIAL AND INDUSTRIAL
TEMPERATURE RANGES
FEBRUARY 11, 2009
WCLK
tENH
WEN
PAE
RCLK
REN
4295 drw 22
tENS
tENH
tENS
n + 1 words in FIFO(2),
n + 2 words in FIFO(3)
tSKEW2
tPAES
n Words in FIFO(2),
n + 1 words in FIFO(3)
(4)
tPAES
n words in FIFO(2),
n + 1words in FIFO(3)
tCLKH
tCLKL
WCLK
tENH
WEN
PAF
RCLK
REN
4295 drw 23
tENS
tENH
tENS
D - m Words in FIFO
D -(m+1) Words
in FIFO
tSKEW2(3)
tPAFS
D-(m+1) Words in FIFO
tCLKL
tCLKH
Figure 22. Synchronous Programmable Almost-Empty Flag Timing (IDT Standard and FWFT Modes)
NOTES:
1. n =
PAE offset.
2. For IDT Standard Mode.
3. For FWFT Mode.
4. tSKEW2 is the minimum time between a rising WCLK edge and a rising RCLK edge for
PAE to go HIGH during the current clock cycle. If the time between the rising edge
of WCLK and the rising edge of RCLK is less than tSKEW2, then the
PAE deassertion may be delayed one extra RCLK cycle.
5.
PAE is asserted and updated on the rising edge of RCLK only.
6. Select this mode by setting (
FL, RXI, WXI) = (1,0,0), (1,0,1), or (1,1,0) during Reset.
NOTES:
1. m =
PAF offset.
2. D = maximum FIFO Depth.
In IDT Standard Mode: D = 256 for the IDT72V805, 512 for the IDT72V815, 1,024 for the IDT72V825, 2,048 for the IDT72V835 and 4,096 for the IDT72V845. In FWFT Mode:
D = 257 for the IDT72V805, 513 for the IDT72V815, 1,025 for the IDT72V825, 2,049 for the IDT72V835 and 4,097 for the IDT72V845.
3. tSKEW2 is the minimum time between a rising RCLK edge and a rising WCLK edge for
PAF to go HIGH during the current clock cycle. If the time between the rising edge of RCLK and
the rising edge of WCLK is less than tSKEW2, then the
PAF deassertion time may be delayed an extra WCLK cycle.
4.
PAF is asserted and updated on the rising edge of WCLK only.
5. Select this mode by setting (
FL, RXI, WXI) = (1,0,0), (1,0,1), or (1,1,0) during Reset.
Figure 23. Synchronous Programmable Almost-Full Flag Timing (IDT Standard and FWFT Modes)
相關(guān)PDF資料
PDF描述
IDT72845LB15PF8 IC FIFO SYNC DL 4096X18 128TQFP
MS27497T10A35SD CONN RCPT 13POS WALL MNT W/SCKT
IDT72V821L15PF IC FIFO SYNC 512X9X2 15NS 64QFP
IDT72V815L15PF IC FIFO SYNC 512X18 15NS 128QFP
IDT72815LB15PF IC FIFO SYNC DUAL 512X18 128TQFP
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參數(shù)描述
IDT72V845L15PFGI 制造商:Integrated Device Technology Inc 功能描述:IC FIFO SYNC 4096X18 128QFP
IDT72V845L15PFGI8 制造商:Integrated Device Technology Inc 功能描述:IC FIFO SYNC 4096X18 128QFP
IDT72V845L15PFI 功能描述:IC FIFO SYNC 4096X18 128QFP RoHS:否 類(lèi)別:集成電路 (IC) >> 邏輯 - FIFO 系列:72V 標(biāo)準(zhǔn)包裝:90 系列:74ABT 功能:同步，雙端口 存儲(chǔ)容量:4.6K（64 x 36 x2） 數(shù)據(jù)速率:67MHz 訪(fǎng)問(wèn)時(shí)間:- 電源電壓:4.5 V ~ 5.5 V 工作溫度:0°C ~ 70°C 安裝類(lèi)型:表面貼裝 封裝/外殼:120-LQFP 裸露焊盤(pán) 供應(yīng)商設(shè)備封裝:120-HLQFP（14x14） 包裝:托盤(pán) 產(chǎn)品目錄頁(yè)面:1005 (CN2011-ZH PDF) 其它名稱(chēng):296-3984
IDT72V845L15PFI8 功能描述:IC FIFO SYNC 4096X18 128QFP RoHS:否 類(lèi)別:集成電路 (IC) >> 邏輯 - FIFO 系列:72V 標(biāo)準(zhǔn)包裝:90 系列:7200 功能:同步 存儲(chǔ)容量:288K（16K x 18） 數(shù)據(jù)速率:100MHz 訪(fǎng)問(wèn)時(shí)間:10ns 電源電壓:4.5 V ~ 5.5 V 工作溫度:0°C ~ 70°C 安裝類(lèi)型:表面貼裝 封裝/外殼:64-LQFP 供應(yīng)商設(shè)備封裝:64-TQFP（14x14） 包裝:托盤(pán) 其它名稱(chēng):72271LA10PF
IDT72V845L20PF 功能描述:IC FIFO SYNC 4096X18 128QFP RoHS:否 類(lèi)別:集成電路 (IC) >> 邏輯 - FIFO 系列:72V 標(biāo)準(zhǔn)包裝:90 系列:7200 功能:同步 存儲(chǔ)容量:288K（16K x 18） 數(shù)據(jù)速率:100MHz 訪(fǎng)問(wèn)時(shí)間:10ns 電源電壓:4.5 V ~ 5.5 V 工作溫度:0°C ~ 70°C 安裝類(lèi)型:表面貼裝 封裝/外殼:64-LQFP 供應(yīng)商設(shè)備封裝:64-TQFP（14x14） 包裝:托盤(pán) 其它名稱(chēng):72271LA10PF
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