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參數(shù)資料
| 型號： | IDT74SSTUBF32869ABKG8 |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁數(shù)： | 4/21頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC BUFFER 14BIT CONF DDR2 150BGA |
| 標(biāo)準(zhǔn)包裝： | 2,000 |
| 邏輯類型： | 1:2 寄存緩沖器，帶奇偶位 |
| 電源電壓： | 1.7 V ~ 1.9 V |
| 位數(shù)： | 14 |
| 工作溫度： | 0°C ~ 70°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 150-TFBGA |
| 供應(yīng)商設(shè)備封裝： | 150-CABGA（8x13） |
| 包裝： | 帶卷 (TR) |
| 其它名稱： | 74SSTUBF32869ABKG8 |
IDT74SSTUBF32869A
14-BIT CONFIGURABLE REGISTERED BUFFER FOR DDR2
COMMERCIAL TEMPERATURE GRADE
14-BIT CONFIGURABLE REGISTERED BUFFER FOR DDR2
12
IDT74SSTUBF32869A
7093/10
CONFIDENTIAL
Timing Requirements Over Recommended Operating Free-Air Temperature
Range
Switching Characteristics Over Recommended Free Air Operating Range
(unless otherwise noted)
Symbol
Parameter
VDD = 1.8V ± 0.1V
Units
Min.
Max.
fCLOCK
Clock Frequency
410
MHz
tW
Pulse Duration, CLK, CLK HIGH or LOW
1
ns
tACT1
1
VREF must be held at a valid input voltage level and data inputs must be held at valid logic levels for a
minimum time of tACT(max) after RESET is taken HIGH.
Differential Inputs Active Time
10
ns
tINACT2
2
VREF, data, and clock inputs must be held at a valid input voltage levels (not floating) for a minimum
time of tINACT(max) after RESET is taken LOW.
Differential Inputs Inactive Time
15
ns
tSU
Setup
Time
DCS before CLK
↑ , CLK↓, CSR HIGH; CSR before
CLK
↑ , CLK↓, DCS HIGH
0.6
ns
DCS before CLK
↑ , CLK↓, CSR LOW
0.5
DODT, DOCKE, and data before CLK
↑ , CLK↓
0.5
PAR_IN before CLK
↑ , CLK↓
0.5
tH
Hold
Time
DCS, DODT, DCKE, and data after CLK
↑ , CLK↓
0.4
ns
PAR_IN after CLK
↑ , CLK↓
0.4
Symbol
Parameter
VDD = 1.8V ± 0.1V
Units
Min.
Max.
fMAX
Max Input Clock Frequency
340
MHz
tPDM1
1
Design target as per JEDEC specifications.
Propagation Delay, single-bit switching, CLK
↑ / CLK↓to Qn
1.1
1.5
ns
tPD2
2
Production Test. (See Production Test Circuit in TEST CIRCUIT AND WAVEFORM section.)
Propagation Delay, single-bit switching, CLK
↑ / CLK↓to Qn
0.4
0.8
ns
tPDMSS1
Propagation Delay, simultaneous switching, CLK
↑ / CLK↓to Qn
1.6
ns
tLH
LOW to HIGH Propagation Delay, CLK
↑ / CLK↓to PTYERR
1.2
3
ns
tHL
HIGH to LOW Propagation Delay, CLK
↑ / CLK↓to PTYERR
0.4
3
ns
tPD
Propagation Delay from CLK
↑ / CLK↓to PPO
0.5
1.6
ns
tPHL
HIGH to LOW Propagation Delay, RESET
↓to Qn↓
3ns
tPLH
LOW to HIGH Propagation Delay, RESET
↓to PTYERR↑
3ns
相關(guān)PDF資料 |
PDF描述 |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
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| IDT74SSTV16857PA | 制造商:Integrated Device Technology Inc 功能描述:SSTV SERIES, POSITIVE EDGE TRIGGERED D FLIP-FLOP, TRUE OUTPUT, PDSO48 |
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