參數(shù)資料
型號(hào): IDT82V3255DKG
廠商: INTEGRATED DEVICE TECHNOLOGY INC
元件分類: 通信及網(wǎng)絡(luò)
英文描述: WAN PLL
中文描述: SPECIALTY TELECOM CIRCUIT, PQFP64
封裝: GREEN, TQFP-64
文件頁(yè)數(shù): 104/127頁(yè)
文件大?。?/td> 868K
代理商: IDT82V3255DKG
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IDT82V3255
WAN PLL
Programming Information
104
June 19, 2006
OUT1_FREQ_CNFG - Output Clock 1 Frequency Configuration
OUT1_INV_CNFG - Output Clock 1 Invert Configuration
Address:71H
Type: Read / Write
Default Value: 00001000
Bit
Name
Description
7 - 4
OUT1_PATH_SEL[3:0]
These bits select an input to OUT1.
0000 ~ 0011: The output of T0 APLL. (default: 0000)
0100: The output of T0 DPLL 77.76 MHz path.
0101: The output of T0 DPLL 12E1/24T1/E3/T3 path.
0110: The output of T0 DPLL 16E1/16T1 path.
0111: The output of T0 DPLL GSM/OBSAI/16E1/16T1 path.
1000 ~ 1011: The output of T4 APLL.
1100: The output of T4 DPLL 77.76 MHz path.
1101: The output of T4 DPLL 12E1/24T1/E3/T3 path.
1110: The output of T4 DPLL 16E1/16T1 path.
1111: The output of T4 DPLL GSM/GPS/16E1/16T1 path.
These bits select a division factor of the divider for OUT1.
The output frequency is determined by the division factor and the signal derived from T0/T4 DPLL or T0/T4 APLL output
(selected by the OUT1_PATH_SEL[3:0] bits (b7~4, 71H)). If the signal is derived from one of the T0/T4 DPLL outputs,
please refer to
Table 25
for the division factor selection. If the signal is derived from the T0/T4 APLL output, please refer to
Table 26
for the division factor selection.
3 - 0
OUT1_DIVIDER[3:0]
Address:72H
Type: Read / Write
Default Value: XXXXXX0X
Bit
Name
Description
7 - 2
-
Reserved.
This bit determines whether the output on OUT1 is inverted.
0: Not inverted. (default)
1: Inverted.
Reserved.
1
OUT1_INV
0
-
7
6
5
4
3
2
1
0
OUT1_PATH_S
EL3
OUT1_PATH_S
EL2
OUT1_PATH_S
EL1
OUT1_PATH_S
EL0
OUT1_DIVIDER
3
OUT1_DIVIDER
2
OUT1_DIVIDER
1
OUT1_DIVIDER
0
7
6
5
4
3
2
1
0
-
-
-
-
-
-
OUT1_INV
-
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PDF描述
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