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參數(shù)資料
| 型號： | IDTCV115-2PVG8 |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁數(shù)： | 14/19頁 |
| 文件大小： | 0K |
| 描述： | IC FLEXPC CLK PROGR P4 56-TSSOP |
| 產(chǎn)品變化通告： | Product Discontinuation 19/Jul/2010 |
| 標(biāo)準(zhǔn)包裝： | 1,000 |
| 系列： | FlexPC™ |
| 類型： | 時鐘/頻率發(fā)生器，多路復(fù)用器 |
| PLL： | 是 |
| 主要目的： | Intel CPU，SATA CPU |
| 輸入： | 晶體 |
| 輸出： | 時鐘 |
| 電路數(shù)： | 1 |
| 比率 - 輸入:輸出： | 1:21 |
| 差分 - 輸入:輸出： | 無/是 |
| 頻率 - 最大： | 400MHz |
| 電源電壓： | 3.135 V ~ 3.465 V |
| 工作溫度： | 0°C ~ 70°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 56-BSSOP（0.295"，7.50mm 寬） |
| 供應(yīng)商設(shè)備封裝： | 56-SSOP |
| 包裝： | 帶卷 (TR) |
| 其它名稱： | CV115-2PVG8 |
COMMERCIALTEMPERATURERANGE
4
IDTCV115-2
PROGRAMMABLEFLEXPCCLOCKFORP4PROCESSOR
PIN DESCRIPTION (CONT.)
Pin Number
Name
Type
Description
47
SCL
I N
SMBus CLK
48
VDD_REF
PWR
3.3V
49
XTAL_OUT
OUT
Xtaloutput
50
XTAL_IN
I N
Xtalinput
51
VSS_REF
GND
52
FS_C/REF0
I/O
CPU frequency selection input at VTT_PWRGD assertion. 14.318 reference clock output afterward.
53
VDD_Suspend
POWER
Keep supply 3.3V in the power down
54
FS_A(REF1/PCI5)
I/O
CPU frequency selection input at VTT_PWRGD assertion. 14.318 or PCI reference clock output afterward,
SMBus selectable. Tristate at power on.
55
PCI0
OUT
PCI clock
56
PCI1
OUT
PCI clock
INDEX BLOCK WRITE PROTOCOL
Bit
# of bits
From
Description
1
Master
Start
2-9
8
Master
D2h
10
1
Slave
Ack (Acknowledge)
11-18
8
Master
Register offset byte (starting byte)
19
1
Slave
Ack (Acknowledge)
20-27
8
Master
Byte count, N, (0 is not valid
28
1
Slave
Ack (Acknowledge)
29-36
8
Master
first data byte (Offset data byte)
37
1
Slave
Ack (Acknowledge)
38-45
8
Master
2nd data byte
46
1
Slave
Ack (Acknowledge)
:
Master
Nth data byte
Slave
Acknowledge
Master
Stop
INDEX BLOCK READ PROTOCOL
Master can stop reading any time by issuing the stop bit without waiting
until Nth byte (byte count bit30-37).
Bit
# of bits
From
Description
1
Master
Start
2-9
8
Master
D2H
10
1
Slave
Ack (Acknowledge)
11-18
8
Master
Register offset byte (starting byte)
19
1
Slave
Ack (Acknowledge)
20
1
Master
RepeatedStart
21-28
8
Master
D3H
29
1
Slave
Ack (Acknowledge)
30-37
8
Slave
Byte count, N (block read back of N
bytes), Byte 8
38
1
Master
Ack (Acknowledge)
39-46
8
Slave
first data byte (Offset data byte)
47
1
Master
Ack (Acknowledge)
48-55
8
Slave
2nd data byte
Ack (Acknowledge)
:
Master
Ack (Acknowledge)
Slave
Nth data byte
Not acknowledge
Master
Stop
INDEX BYTE WRITE
Setting bit[11:18] = starting address, bit[20:27] = 01h.
INDEX BYTE READ
Setting bit[11:18] = starting address. After reading back the first data byte,
master issues Stop bit.
SM PROTOCOL
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PDF描述 |
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參數(shù)描述 |
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